电子秒表设计

1 课课 程程 设设 计计 课程名称 电子技术综合设计与实训 题目名称 电子秒表 学生学院 自动化学院 专业班级 学 号 学生姓名 指导教师 张学习 2012 年 11 月 30 日 2 广东工业大学课程设计任务书 题目名称 电子秒表 学生学院 自动化学院 专业班级 姓 名 学 号 1 设计任务及要求设计任务及要求 1 1 课程设计的内容 1 利用各种器件设计电子秒表 电子秒表电路是一块独立构成的记时集成电 路芯片 它集成了计数器 振荡器 译码器和驱动等电路 能够对秒以下 时间单位进行精确记时 具有清零 启动计时 暂停计时 继续计时 定 时以及简单记忆等控制功能 2 利用 DE2 板对所设计的电路进行验证 3 总结电路设计结果 1 2 课程设计的要求与数据 1 秒表由 5 位七段 LED 显示器显示 其中显示分辩率为 0 01 s 计时范围 是 0 9 分 59 秒 99 毫秒 2 具有清零 启动计时 暂停计时及继续计时等控制功能 3 控制开关为两个 启动 继续 暂停记时开关和复位开关 4 具有简单的记忆分析功能 即 能够记忆最近 3 次记录的时间 并用 LED 显示其中最大的时间值和最小的时间值 3 1 3 课程设计应完成的工作 一 一 设计思路设计思路 1 学习要求 复习锁存器 数值比较器 以及加 减计数器的工作原理 分析与设计时序 控制电路 画出自动电子秒表的整机逻辑电路图 掌握电子秒表的工作原理及 其设计方法 并对各种元器件的功能和应用有所了解 并能对其在电路中的作 用进行分析 例如 数值比较器 74LS85 RS 锁存器 74LS279 以及十进制同步加 减计数器 74LS192 2 设计思路 1 时钟发生器 利用 DE2 板上提供 50MHz 和 27MHz 的时钟 需设定 lpm counter 分频器 或者 74LS292 74LS56 分频器 对系统时钟进行分 频 产生 100HZ 的脉冲 2 计数器 对时钟信号进行计数并进位 毫秒和秒之间 10 进制 秒和分之间 60 进制 3 译码器 对脉冲记数进行译码输出到显示单元中 4 显示器 采用 5 个 LED 显示器把各位的数值显示出来 是秒表最终的输 出 有分 秒 和毫秒位 5 控制器 控制电路是对秒表的工作状态 计时开始 暂停 继续 复位等 进行控制的单元 可由触发器和开关组成 二 二 模拟仿真模拟仿真 使用 QUARTUS II 软件 用原理图输入方法 进行编译 仿真 三 三 下载下载 模拟仿真结果正确后 结合实验板设置各输入 输出端 指定下载芯片 重新编译 编译结果正确后下载到相应芯片中 四 四 实验结果验证实验结果验证 下载完成后 在实验板上验证结果 4 1 4 课程设计进程安排 发出任务书日期 年 月 日 指导教师签名 计划完成日期 年 月 日 基层教学单位责任人签章 主管院长签章 摘 要 电子秒表在生活中可广泛应用于对运动物体的速度 加速度的测量实验 还可用来验证牛顿第二定律 机械能守恒等物理实验 同时也适用于对时间测量 精度要求较高的场合 测定短时间间隔的仪表 有机械秒表和电子秒表两类 机 械秒表与机械手表相仿 但具有制动装置 可精确至百分之一秒 电子秒表用 微型 电池作能源 电子元件测量显示 可精确至千分之一秒 广泛应用于科学研究 体育运动及国防等方面在当今非常注重工作效率的社会环境中 定时器能给我 们的工作 生活以及娱乐带来很大的方便 充分利用定时器 能有效的加强我 们的工作效率 数字电子秒表是利用数字电子技术把模拟信号转换成数字信号来完成的 具有直观 准确性高的特点 关键词 电子秒表 计时 定时器 Quartus II 序号设计各阶段内容地点起止日期 1 查找相关资料 宿舍 图书馆 2012 11 26 2012 11 26 2 设计实验电路图宿舍 2012 11 27 2012 11 28 3 软件仿真调试宿舍 2012 11 28 2012 11 28 4 实验板上调试实验室 2012 11 29 2012 11 29 5 演示及答辩实验室 2012 11 29 2012 11 29 5 目录目录 1 设计任务及要求设计任务及要求 2 1 1 课程设计的内容 2 1 2 课程设计的要求与数据 2 1 3 课程设计应完成的工作 3 1 4 课程设计进程安排 3 2 原理与模块介绍原理与模块介绍 5 2 1 时钟模块 5 2 2 计数模块 5 2 3 显示模块 5 2 4 储存模块 5 2 5 比较显示模块 5 3 设计方案 设计方案 5 3 1 设计方案 5 4 实验结果与数据处理 实验结果与数据处理 5 4 1 仿真的电路图 5 4 2 仿真结果如下 5 4 3 管脚的分配如下 部分 5 4 4 系统整体功能测试 5 5 结论与问题讨论 结论与问题讨论 5 5 1 任务的完成程度 5 5 2 设计中碰到的问题 5 5 3 电路改进 5 6 收获与心得 收获与心得 5 参考文献参考文献 5 6 2 原理与模块介绍原理与模块介绍 此设计主要分为 5 个模块 分别为时钟模块 计时模块 显示模块 储存模 块和比较显示模块 下面分别介绍各个模块 2 1 时钟模块 此模块是用来把实验板上 50MHZ 的脉冲分频为 100HZ 的脉冲 用 74292 分 频器把 50M 的脉冲分频成为 95HZ 约等于 100HZ 电路图如下 FREQ DIV A D C B CLK1 CLRN E CLK2 TP2 TP1 Q TP3 74292 inst GND VCC 其中 CKK1 为输入脉冲信号 Q 为分频后的输出脉冲 2 2 计数模块 计数模块用了 5 片 74160 十进制的计数器 每一片计数器负责计数一位时间 十秒位的芯片接成 6 进制 其余的是十进制 同时 计时器的毫秒的个位的使 能端是作为控制开始暂停和继续 start 的控制端 电路图如下 7 COUNTER CLK ENT A B C D LDN ENP CLRN QD QA QB QC RCO 74160 inst6 COUNTER CLK ENT A B C D LDN ENP CLRN QD QA QB QC RCO 74160 inst7 COUNTER CLK ENT A B C D LDN ENP CLRN QD QA QB QC RCO 74160 inst8 COUNTER CLK ENT A B C D LDN ENP CLRN QD QA QB QC RCO 74160 inst9 COUNTER CLK ENT A B C D LDN ENP CLRN QD QA QB QC RCO 74160 inst10 AND2 inst1 NAND2 inst12 NOT inst13 2 3 显示模块 显示模块用 7447 七段显示译码器把 74160 的计时时间译码然后再数码管上 显示出来 电路图如下 PIN AF10 m1 OUTPUT PIN AB12 m2 OUTPUT PIN AC12 m3 OUTPUT PIN AD11 m4 OUTPUT PIN AE11 m5 OUTPUT PIN V14 m6 OUTPUT PIN V13 m7 OUTPUT PIN V20 n1 OUTPUT PIN V21 n2 OUTPUT PIN W21 n3 OUTPUT PIN Y22 n4 OUTPUT PIN AA24 n5 OUTPUT PIN AA23 n6 OUTPUT PIN AB24 n7 OUTPUT PIN AB23 o1 OUTPUT PIN V22 o2 OUTPUT PIN AC25 o3 OUTPUT PIN AC26 o4 OUTPUT PIN AB26 o5 OUTPUT PIN AB25 o6 OUTPUT PIN Y24 o7 OUTPUT PIN Y23 p1 OUTPUT PIN AA25 p2 OUTPUT PIN AA26 p3 OUTPUT PIN Y26 p4 OUTPUT PIN Y25 p5 OUTPUT PIN U22 p6 OUTPUT PIN W24 p7 OUTPUT PIN U9 q1 OUTPUT PIN U1 q2 OUTPUT PIN U2 q3 OUTPUT PIN T4 q4 OUTPUT PIN R7 q5 OUTPUT PIN R6 q6 OUTPUT PIN T3 q7 OUTPUT BCD TO 7SEG LTN B C D RBIN BIN A OB OC OE OD OF OG OA RBON 7447 inst14 BCD TO 7SEG LTN B C D RBIN BIN A OB OC OE OD OF OG OA RBON 7447 inst15 BCD TO 7SEG LTN B C D RBIN BIN A OB OC OE OD OF OG OA RBON 7447 inst16 BCD TO 7SEG LTN B C D RBIN BIN A OB OC OE OD OF OG OA RBON 7447 inst17 BCD TO 7SEG LTN B C D RBIN BIN A OB OC OE OD OF OG OA RBON 7447 inst18 2 4 储存模块 8 储存模块是用 15 快 74194 接成 3 组 20 位的并行输入并行输出来储存最新 的三组数据 30 块芯片的 CLK 端都接在一起 每给一个脉冲信号就储存一次数 据 电路图如下 SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst65 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst67 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst92 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst94 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst96 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst98 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst100 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst102 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst104 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst112 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst116 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst118 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst120 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst122 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst124 VCC f1 f2 f3 f4 f5 f6 f7 f0 f9 f10 f11 f12 f13 f14 f18 f19 g0 g1 g2 g3 g4 g5 g6 g7 g8 g9 g10 g11 g12 g13 g14 g15 g18 g19 f17 f16 g17 g16 h0 h1 h3 h2 h4 h5 h7 h6 h8 h9 h11 h10 h12 h13 h15 h14 h16 h17 h19 h18 f15 f8 a0 a1 a2 a3 b0 b1 b2 b3 c0 c1 c2 c3 d0 d1 d2 d3 e0 e1 e2 e3 9 2 5 比较显示模块 该模块是用 15 块 7485 接成 3 组 20 位数据比较器 比较完的结果再用门电 路把最大和最小的时间选择出来 最后通过 7447 七段显示译码器译码接到数码 管上显示 电路图如下 PIN T2 x1 OUTPUT PIN P6 x2 OUTPUT PIN P7 x3 OUTPUT PIN T9 x4 OUTPUT PIN R5 x5 OUTPUT PIN R4 x6 OUTPUT PIN R3 x7 OUTPUT PIN R2 y1 OUTPUT PIN P4 y2 OUTPUT PIN P3 y3 OUTPUT PIN M2 y4 OUTPUT PIN M3 y5 OUTPUT PIN M5 y6 OUTPUT PIN M4 y7 OUTPUT COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst21COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst59COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst60COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst61COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst62 VCC GND COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst68COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst69COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst70COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst80COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst81 VCC COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst83COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst84COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst85COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst86COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst87 VCC GND GND AND2 inst48 AND2 inst49 AND2 inst75 AND2 inst76 AND2 inst77 AND2 inst78 AND2 inst127 AND2 inst128 AND2 inst129 OR3 inst130 AND2 inst131 AND2 inst132 AND2 inst133 OR3 inst134 AND2 inst135 AND2 inst136 AND2 inst137 OR3 inst138 AND2 inst139 AND2 inst140 AND2 inst141 OR3 inst142 AND2 inst144 AND2 inst145 AND2 inst146 OR3 inst147 AND2 inst148 AND2 inst149 AND2 inst150 OR3 inst151 AND2 inst152 AND2 inst153 AND2 inst154 OR3 inst155 AND2 inst156 AND2 inst157 OR3 inst159 BCD TO 7SEG LTN B C D RBIN BIN A OB OC OE OD OF OG OA RBON 7447 inst19 BCD TO 7SEG LTN B C D RBIN BIN A OB OC OE OD OF OG OA RBON 7447 inst20 f0 g0 f1 f2 f3 f4 f5 f6 f7 f8 f9 f10 f11 f12 f13 f14 f15 f16 f18 f19 g1 g2 g3 g4 g5 g6 g7 g8 g9 g10 g11 g12 g13 g14 g15 g17 g18 g19 f0 f1 f2 f3 f4 f5 f6 f7 f8 f9 f10 f11 f12 f13 f14 f15 f16 f17 f18 f19 h0 h1 h2 h3 h4 h5 h6 h7 h8 h9 h10 h11 h12 h13 h14 h15 h16 h17 h18 h19 g0 g1 g2 g3 g4 g5 g6 g7 g8 g9 g10 g11 g12 g13 g14 g15 h0 h1 h2 h3 h4 h5 h6 h7 h8 h9 h10 h11 h12 h13 h14 h15 g16 g17 g18 g19 h16 h17 h18 h19 g16 f17 hmax f8 g8 h8 f9 h9 g9 fmax fmax gmax gmax h11 f11 g11 fmax gmax f10 fmax g10 gmax hmax hmax hmax f9 h9 f10 h10 g11 h11 g8 g10 f8 f11 g9 fmin fmin fmin gmin gmin gmin hmin hmin hmin h10 h8 fmin gmin 3 设计方案 设计方案 3 1 设计方案 采用芯片Cyclone EP2C35F672C6 共阴的七段数码管 按键 开关 设计 EP2C35F672C6是Cyclone器件 Cyclone可以最多支持129个通道的LVDS和 RSDS Cyclone器件的LVDS缓冲器可以支持最高达640Mbps的数据传输速度 与 单端的I O口标准相比 这些内显置于Cyclone器件内部的LVDS缓冲器保持了信 号的完整性 并且有更低的电磁干扰 更好的电磁兼容性 EMI 及更低的电源 功耗 采用此芯片设计简单 不需要用汇编语言编写程序 直接用VHDL编写即可 以 10 4 实验结果与数据处理 实验结果与数据处理 4 1 仿真的电路图 注意 仿真时候电路的时钟模块必须去掉 把 CLK 信号直接接到计时的 信号端 用来仿真的电路图如下 PIN N2 VCC clk INPUT PIN P25 VCC start INPUT PIN N25 VCC clr INPUT PIN N26 VCC save INPUT PIN AF10 m1OUTPUT PIN AB12 m2OUTPUT PIN AC12 m3OUTPUT PIN AD11 m4OUTPUT PIN AE11 m5OUTPUT PIN V14 m6OUTPUT PIN V13 m7OUTPUT PIN V20 n1OUTPUT PIN V21 n2OUTPUT PIN W21 n3OUTPUT PIN Y22 n4OUTPUT PIN AA24 n5OUTPUT PIN AA23 n6OUTPUT PIN AB24 n7OUTPUT PIN AB23 o1OUTPUT PIN V22 o2OUTPUT PIN AC25 o3OUTPUT PIN AC26 o4OUTPUT PIN AB26 o5OUTPUT PIN AB25 o6OUTPUT PIN Y24 o7OUTPUT PIN Y23 p1OUTPUT PIN AA25 p2OUTPUT PIN AA26 p3OUTPUT PIN Y26 p4OUTPUT PIN Y25 p5OUTPUT PIN U22 p6OUTPUT PIN W24 p7OUTPUT PIN U9 q1OUTPUT PIN U1 q2OUTPUT PIN U2 q3OUTPUT PIN T4 q4OUTPUT PIN R7 q5OUTPUT PIN R6 q6OUTPUT PIN T3 q7OUTPUT PIN T2 x1 OUTPUT PIN P6 x2 OUTPUT PIN P7 x3 OUTPUT PIN T9 x4 OUTPUT PIN R5 x5 OUTPUT PIN R4 x6 OUTPUT PIN R3 x7 OUTPUT PIN R2 y1 OUTPUT PIN P4 y2 OUTPUT PIN P3 y3 OUTPUT PIN M2 y4 OUTPUT PIN M3 y5 OUTPUT PIN M5 y6 OUTPUT PIN M4 y7 OUTPUT COUNTER CLK ENT A B C D LDN ENP CLRN QD QA QB QC RCO 74160 inst6 COUNTER CLK ENT A B C D LDN ENP CLRN QD QA QB QC RCO 74160 inst7 COUNTER CLK ENT A B C D LDN ENP CLRN QD QA QB QC RCO 74160 inst8 COUNTER CLK ENT A B C D LDN ENP CLRN QD QA QB QC RCO 74160 inst9 COUNTER CLK ENT A B C D LDN ENP CLRN QD QA QB QC RCO 74160 inst10 AND2 inst1 GND NAND2 inst12 NOT inst13 BCD TO 7SEG LTN B C D RBIN BIN A OB OC OE OD OF OG OA RBON 7447 inst14 BCD TO 7SEG LTN B C D RBIN BIN A OB OC OE OD OF OG OA RBON 7447 inst15 BCD TO 7SEG LTN B C D RBIN BIN A OB OC OE OD OF OG OA RBON 7447 inst16 BCD TO 7SEG LTN B C D RBIN BIN A OB OC OE OD OF OG OA RBON 7447 inst17 BCD TO 7SEG LTN B C D RBIN BIN A OB OC OE OD OF OG OA RBON 7447 inst18 COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst21COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst59COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst60COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst61COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst62 VCC GND COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst68COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst69COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst70COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst80COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst81 VCC COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst83COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst84COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst85COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst86COMPARATOR A3 B2 A2 AEBI AGBI ALBI A0 B0 B3 A1 B1 ALBO AGBO AEBO 7485 inst87 VCC GND GND SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst65 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst67 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst92 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst94 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst96 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst98 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst100 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst102 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst104 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst112 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst116 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst118 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst120 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst122 VCC SHIFT REG SLSI SRSI B C CLK CLRN D S1 S0 A QA QB QC QD 74194 inst124 VCC AND2 inst48 AND2 inst49 AND2 inst75 AND2 inst76 AND2 inst77 AND2 inst78 AND2 inst127 AND2 inst128 AND2 inst129 OR3 inst130 AND2 inst131 AND2 inst132 AND2 inst133 OR3 inst134 AND2 inst135 AND2 inst136 AND2 inst137 OR3 inst138 AND2 inst139 AND2 inst140 AND2 inst141 OR3 inst142 AND2 inst144 AND2 inst145 AND2 inst146 OR3 inst147 AND2 inst148 AND2 inst149 AND2 inst150 OR3 inst151 AND2 inst152 AND2 inst153 AND2 inst154 OR3 inst155 AND2 inst156 AND2 inst157 AND2 inst158 OR3 inst159 BCD TO 7SEG LTN B C D RBIN BIN A OB OC OE OD OF OG OA RBON 7447 inst19 BCD TO 7SEG LTN B C D RBIN BIN A OB OC OE OD OF OG OA RBON 7447 inst20 f1 f2 f3 f4 f5 f6 f7 f0 f9 f10 f11 f12 f13 f14 f18 f19 g0 g1 g2 g3 g4 g5 g6 g7 g8 g9 g10 g11 g12 g13 g14 g15 g18 g19 f17 f16 g17 g16 h0 h1 h3 h2 h4 h5 h7 h6 h8 h9 h11 h10 h12 h13 h15 h14 h16 h17 h19 h18 f15 f8 a0 a1 a2 a3 b0 b1 b2 b3 c0 c1 c2 c3 d0 d1 d2 d3 e0 e1 e2 e3 f0 g0 f1 f2 f3 f4 f5 f6 f7 f8 f9 f10 f11 f12 f13 f14 f15 f16 f18 f19 g1 g2 g3 g4 g5 g6 g7 g8 g9 g10 g11 g12 g13 g14 g15 g17 g18 g19 f0 f1 f2 f3 f4 f5 f6 f7 f8 f9 f10 f11 f12 f13 f14 f15 f16 f17 f18 f19 h0 h1 h2 h3 h4 h5 h6 h7 h8 h9 h10 h11 h12 h13 h14 h15 h16 h17 h18 h19 g0 g1 g2 g3 g4 g5 g6 g7 g8 g9 g10 g11 g12 g13 g14 g15 h0 h1 h2 h3 h4 h5 h6 h7 h8 h9 h10 h11 h12 h13 h14 h15 g16 g17 g18 g19 h16 h17 h18 h19 g16 f17 hmax f8 g8 h8 f9 h9 g9 fmax fmax gmax gmax h11 f11 g11 fmax gmax f10 fmax g10 gmax hmax hmax hmax f9 h9 f10 h10 g11 h11 g8 g10 f8 f11 g9 fmin fmin fmin gmin gmin gmin hmin hmin hmin h10 h8 fmin gmin 11 4 2 仿真结果如下 4 3 管脚的分配如下 部分 4 4 系统整体功能测试 各模块测试完成后 把几个单元电路连接起来 进行电子秒表的总体 测试 把编译好的电路程序下载到 ED2 板后数码管显示全 0 把 SW0 CLR 按钮 12 低电平清零 拨到高电平 把 SW2 START 按钮 高电平启动 拨到高电平 电 子秒表开始计时 数码管开始显示计时时间 把 SW0 拨到低电平 计时清零 在 SW0 为电平 SW2 为高电平期间 把 SW1 SAVE 按钮 一个脉冲保存比较输出 最大最小时间一次 有高电平拨到低电平再拨到高电平 数码管显示出最大 最小的时间 5 结论与问题讨论 结论与问题讨论 5 1 任务的完成程度 基