硬件实验： 电子时钟电路图、主要VHDL程序、波形仿真图及操作截图

XX 大 学 实 验 报 告 第 页 共 页 附附录录 一 全局电路图一 全局电路图 XX 大 学 实 验 报 告 第 页 共 页 二 局部电路图二 局部电路图 1 1 计时模块设计计时模块设计 1 秒位计时电路如图 2 1 1 所示 图 2 1 1 秒位计时电路 2 分位计时电路如图 2 1 2 所示 图 2 1 2 分位计时电路 3 时位计时电路如图 2 1 3 所示 图 2 1 3 时位计时电路 秒高位 秒低位 秒高位 秒低位 分高位 分低位 时高位 时低位 XX 大 学 实 验 报 告 第 页 共 页 2 2 校时模块设计校时模块设计 1 秒位校时电路如图 2 2 1 所示 图 2 2 1 秒位校时电路 2 分位校时电路如图 2 2 2 所示 图 2 2 2 分位校时电路 3 时位校时电路如图 2 2 3 所示 图 2 2 3 时位校时电路 3 3 复位模块设计复位模块设计 电路请参看全局电路图 XX 大 学 实 验 报 告 第 页 共 页 4 4 报时模块设计报时模块设计 如图 2 4 1 所示 图 2 4 1 整点报时电路 5 5 分频与译码模块设计分频与译码模块设计 本实验设计中 分频与译码模块由 VHDL 编程实现 VHDL 程序的结构 在 VHDL 程序中 库用来存放已经编译过的实体说明 结构体 程序包和配置等 它可以作 为其他设计单元的资源 在 VHDL 程序中 程序包主要用来存放各个设计实体都能共享的数据类 型 子程序说明 属性说明和元件说明等部分 1 分频程序及注释如下 library ieee 引用 IEEE 库 use ieee std logic 1164 all 使用 STD LOGIC 1164 程序包 use ieee std logic arith all 使用 STD LOGIC ARUTH 程序包 use ieee std logic unsigned all 使用 STD LOGIC UNSIGNED 程序包 entity Separate is 实体 Separate 说明 设计实体 配置 库程序包 实体说明 结 构 体 1 结 构 体 2 结 构 体 n XX 大 学 实 验 报 告 第 页 共 页 port clk1k in std logic 链接模式 名称 clk1k 端口模式 IN 数据类型 STD LOGIC Hz1 out out std logic 链接模式 名称 Hz1 out 端口模式 OUT 数据类型 STD LOGIC Hz10 out out std logic 链接模式 名称 Hz10 out 端口模式 OUT 数据类型 STD LOGIC end Separate architecture fenp of Separate is 结构体 fenp 说明 signal f10hz std logic 信号说明 信号名 f10hz 数据类型 STD LOGIC signal f1hz std logic 信号说明 信号名 f1hz 数据类型 STD LOGIC begin process clk1k 进程语句 variable numa integer range 0 to 100 变量说明 名称 numa 类型 INTEGER 范围 0 100 variable numb integer range 0 to 511 变量说明 名称 numb 类型 INTEGER 范围 0 511 begin if clk1k event and clk1k 1 then if numa 250 then numa numa 1 else numa 1 f2hz not f2hz end if if numb 500 then numb numb 1 else numb 1 f1hz not f1hz end if end if Hz1 out f1hz Hz2 out f2hz end process end fenp 所形成的模块如图 2 4 1 所示 图 2 4 1 分频器 2 共阳数码管显示译码模块 BCD 七段码 程序及注释如下 library ieee 引用 IEEE 库 use ieee std logic 1164 all 使用 STD LOGIC 1164 程序包 use ieee std logic arith all 使用 STD LOGIC ARUTH 程序包 use ieee std logic unsigned all 使用 STD LOGIC UNSIGNED 程序包 entity decoder is 实体 decoder 说明 Port Qa Qb Qc Qd in std logic 链接模式 名称 Qa Qb Qc Qd 端口模式 IN 数据类型 STD LOGIC XX 大 学 实 验 报 告 第 页 共 页 q3 out std logic vector 6 downto 0 链接模式 名称 q3 6 0 端口模式 OUT 数据类型 STD LOGIC VECTOR end decoder architecture Behavioral of decoder is 结构体 Behavioral 说明 SIGNAL seg std logic vector 3 downto 0 信号说明 信号名 seg 数据类型 STD LOGIC VECTOR begin seg q3 q3 q3 q3 q3 q3 q3 q3 q3 q3 q3 1111111 不显示 end case case 语句结束 end process 进程语句结束 end Behavioral 结构体说明结束 所形成的模块如图 2 4 2 所示 图 2 4 2 数码管显示译码器 三 波形仿真图三 波形仿真图 1 1 计时仿真计时仿真 1 秒位计时仿真如图 3 1 1 所示 XX 大 学 实 验 报 告 第 页 共 页 图 3 1 1 秒位计时波形仿真 未加译码显示 2 分位计时仿真如图 3 1 2 所示 图 3 1 2 分位计时波形仿真 未加译码显示 3 时位计时仿真如图 3 1 3 所示 图 3 1 3 时位计时波形仿真 未加译码显示 2 2 校时仿真 以校分 时为例 校时仿真 以校分 时为例 1 分位校时仿真如图 3 2 1 所示 XX 大 学 实 验 报 告 第 页 共 页 图 3 2 1 分位校时波形仿真 未加译码显示 XX 大 学 实 验 报 告 第 页 共 页 2 时位校时仿真如图 3 2 1 所示 图 3 2 2 时位校时波形仿真 未加译码显示 3 3 复位仿真复位仿真 复位仿真如图 3 3 1 所示 时 分 秒显示均归零 即 00 00 00 图 3 3 1 复位波形仿真 未加译码显示 4 4 报时仿真报时仿真 报时仿真如图 3 4 1 所示 临近整点时 ring 电平发生规律性变化 实现从四短一长的报时 XX 大 学 实 验 报 告 第 页 共 页 图 3 4 1 整点报时波形仿真 01 00 00 已加译码显示 5 5 分频仿真分频仿真 分频仿真如图 3 5 1 3 5 3 所示 例 输入 clk T 20ns 分频输出 T1 2us T2 20us 图 3 5 1 分频波形仿真 输入 clk T 20ns 图 3 5 2 分频波形仿真 分频输出 T1 2us 图 3 5