AMBA_AXI总线详解

精品文档 1欢迎下载 AXI 总线协议资料整理 第一部分 1 1 AXI 简介 AXI Advanced eXtensible Interface 是一种总线协议 该协 议是 ARM 公司提出的 AMBA Advanced Microcontroller Bus Architecture 3 0 协议中最重要的部分 是一种面向高性能 高带宽 低延迟的片内总线 它的 地址 控制和数据相位是分离的 支持不对齐的数据传输 同时在突发传输中 只需要首地址 同时分离的读写数据通道 并支持显著传输访问和乱序访问 并更加容易就行时序收敛 AXI 是 AMBA 中一个新的高性能协议 AXI 技术丰 富了现有的 AMBA 标准内容 满足超高性能和复杂的片上系统 SoC 设计的需 求 2 AXI 特点 单向通道体系结构 信息流只以单方向传输 简化时钟域间的 桥接 减少门数量 当信号经过复杂的片上系统时 减少延时 支持多项数据交换 通过并行执行猝发操作 极大地提高了数据吞吐能力 可在更短的时间内完成任务 在满足高性能要求的同时 又减少了功耗 独立的地址和数据通道 地址和数据通道分开 能对每一个通道进行单独 优化 可以根据需要控制时序通道 将时钟频率提到最高 并将延时降到最低 第二部分 本部分对 AXI1 0 协议的各章进行整理 第一章 本章主要介绍 AXI 协议和 AXI 协议定义的基础事务 1 AXI 总线共有 5 个通道分别是 read address channel write address channel read data channel write data channel write response channel 每一个 AXI 传输通道都是单方向的 2 每一个事务都有地址和控制信息在地址通道 address channel 中 用来 描述被传输数据的性质 3 读事务的结构图如下 精品文档 2欢迎下载 4 写事务的结构图如下 5 这 5 条独立的通道都包含一个信息信号和一个双路的 VALD READY 握手机 制 6 信息源通过 VALID 信号来指示通道中的数据和控制信息什么时候有效 目 地源用 READY 信号来表示何时能够接收数据 读数据和写数据通道都包括一个 LAST 信号 用来指明一个事物传输的最后一个数据 7 读和写事务都有他们自己的地址通道 这地址通道携带着传输事务所必须 的地址和信息 精品文档 3欢迎下载 8 读数据通道传送着从设备到主机的读数据和读响应信息 读响应信息指明 读事务的完成状态 9 写数据通路传送着主机向设备的写数据 每八个数据都会有一个 byte lane 用来指明数据总线上面的哪些 byte 有效 写响应通道提供了设备响应 写事务的一种方式 这完成信号每一次突发式读写会产生一个 10 主机和设备的接口和互联图如下 11 传输地址信息和数据都是在 VALID 和 READY 同时为高时有效 12 突发式读的时序图如下 当地址出现在地址总线后 传输的数据将出现在读数据通道上 设备保持 VALID 为低直到读数据有效 为了表明一次突发式读写的完成 设备用 RLAST 信号来表示最后一个被传输的数据 13 重叠突发式读时序图如下 精品文档 4欢迎下载 设备会在第一次突发式读完成后处理第二次突发式读数据 也就意味着 主机 一开始传送了两个地址给设备 设备在完全处理完第一个地址的数据之后才开 始处理第二个地址的数据 14 突发式写时序图如下 这一过程的开始时 主机发送地址和控制信息到写地址通道中 然后主机发送 每一个写数据到写数据通道中 当主机发送最后一个数据时 WLAST 信号就变 为高 当设备接收完所有数据之后他将一个写响应发送回主机来表明写事务完 成 15 AXI 协议支持乱序传输 他给每一个通过接口的事务一个 IDtag 协议要 求相同 ID tag 的事务必须有序完成 而不同 ID tag 可以乱序完成 精品文档 5欢迎下载 第二章 本章主要介绍一些信号描述 其中包括全局信号 写地址通道信号 写数 据通道信号 写响应通道信号 读地址通道信号 读数据通道信号 低功耗接 口信号 本章的所有表都是以 32 位的数据总线 4 位的写数据闸门 4 位的 ID 段 1 全局信号 信号源描述 ACLKClock source 全局时钟信号 ARESETnReset source 全局复位信号 低电平有效 2 写地址通道信号 信号源描述 AWID 3 0 主机写地址 ID 这个信号是写地址信号组的 ID tag AWADDR 31 0 主机写地址 AWLEN 3 0 主机突发式写的长度 此长度决定突发式写所传输的数据 的个数 AWSIZE 2 0 主机突发式写的大小 AWBURST 1 0 主机突发式写的类型 AWLOCK 1 0 主机锁类型 AWCACHE 3 0 主机Cache 类型 这信号指明事务的 bufferable cacheable write through write back allocate attributes 信息 AWPROT 2 0 主机保护类型 AWVALID 主机写地址有效 1 地址和控制信息有效 0 地址和控制信息无效 这个信号会一直保持 直到 AWREADY 变为高 AWREADY 设备写地址准备好 这个信号用来指明设备已经准备好接 受地址和控制信息了 1 设备准备好 精品文档 6欢迎下载 0 设备没准备好 3 写数据通道信号 信号源描述 WID 3 0 主机写 ID tag WID 的值必须与 AWID 的值匹配 WDATA 31 0 主机写的数据 WSTRB 3 0 主机写阀门 WSTRB n 标示的区间为 WDATA 8 n 7 8 n WLAST 主机写的最后一个数据 WVALID 主机写有效 1 写数据和阀门有效 0 写数据和阀门无效 WREADY 设备写就绪 指明设备已经准备好接受数据了 1 设备就绪 0 设备未就绪 4 写响应通道信号 信号源描述 BID 3 0 设备响应 ID 这个数值必须与 AWID 的数值匹配 BRESP 1 0 设备写响应 这个信号指明写事务的状态 可能有的响应 OKAY EXOKAY SLVERR DECERR BVALID 设备写响应有效 1 写响应有效 0 写响应无效 BREADY 主机接受响应就绪 该信号表示主机已经能够接受响应信息 1 主机就绪 0 主机未就绪 精品文档 7欢迎下载 5 读地址通道信号 信号源描述 ARID 3 0 主机读地址 ID ARADDR 31 0 主机读地址 ARLEN 3 0 主机突发式读长度 ARSIZE 2 0 主机突发式读大小 ARBURST 1 0 主机突发式读类型 ARLOCK 1 0 主机锁类型 ARCACHE 3 0 主机Cache 类型 ARPROT 2 0 主机保护类型 ARVALID 主机读地址有效 信号一直保持 直到 ARREADY 为高 1 地址和控制信息有效 0 地址和控制信息无效 ARREADY 设备读地址就绪 指明设备已经准备好接受数据了 1 设备就绪 0 设备未就绪 6 读数据通道信号 信号源描述 RID 3 0 设备读 ID tag RID 的数值必须与 ARID 的数值匹配 RDATA 31 0 设备读数据 RRESP 1 0 设备读响应 这个信号指明读传输的状态 OKAY EXOKAY SLVERR DECERR RLAST 设备读事务传送的最后一个数据 精品文档 8欢迎下载 RVALID 设备读数据有效 1 读数据有效 0 读数据无效 RREADY 主机读数据就绪 1 主机就绪 0 主机未就绪 7 低功耗接口信号 信号源描述 CSYSREQCLOCK controller 系统低功耗请求 此信号来自系统时钟控制 器 使外围设备进入低功耗状态 CSYSACK 外围设备低功耗请求应答 CACTIVE 外围设备 Clock active 1 外围设备时钟请求 0 外围设备时钟无请求 第三章 本章介绍主机 设备之间的握手过程以及 READY 和 VALD 握手信号的关系以 及默认值 1 全部 5 个通道使用相同的 VALID READY 握手机制传输数据及控制信息 传输 源产生 VLAID 信号来指明何时数据或控制信息有效 而目地源产生 READY 信号 来指明已经准备好接受数据或控制信息 传输发生在 VALID 和 READY 信号同时 为高的时候 VALID 和 READY 信号的出现有三种关系 1 VALID 先变高 READY 后变高 时序图如下 精品文档 9欢迎下载 在箭头处信息传输发生 2 READY 先变高 VALID 后变高 时序图如下 同样在箭头处信息传输发生 3 VALID 和 READY 信号同时变高 时序图如下 在这种情况下 信息传输立马发生 如图箭头处指明信息传输发生 2 通道之间的关系 精品文档 10欢迎下载 地址 读 写和写响应通道之间的关系是灵活的 例如 写数据可以出现在接口上早于与其相关联的写地址 也有可能写数据 与写地址在一个周期中出现 两种关系必须被保持 1 读数据必须总是跟在与其数据相关联的地址之后 2 写响应必须总是跟在与其相关联的写事务的最后出现 3 通道握手信号之间的依赖性 读事务握手依赖关系如图 1 设备可以在 ARVALID 出现的时候在给出 ARREADY 信号 也可以先给出 ARREADY 信号 再等待 ARVALID 信号 2 但是设备必须等待 ARVALID 和 ARREADY 信号都有效才能给出 RVALID 信号 开始数据传输 写事务握手依赖关系如图 1 主机必须不能够等待设备先给出 AWREADY 或 WREADY 信号信号后再给出信 号 AWVALID 或 WVLAID 2 设备可以等待信号 AWVALID 或 WVALID 信号有效或者两个都有效之后再给 出 AWREADY 信号 精品文档 11欢迎下载 3 设备可以等待 AWVALID 或 WVALID 信号有效或者两个信号都有效之后再给 出 WREADY 信号 第四章 本章主要介绍 AXI 突发式读写的类型和在一次突发式读写事务内如何计算 地址和 byte lanes 1 突发式读写的地址必须以 4KB 对齐 2 信号 AWLEN 或信号 ARLEN 指定每一次突发式读写所传输的数据的个数 具体信息如下图 精品文档 12欢迎下载 3 ARSIZE 信号或 AWSIZE 信号指定每一个时钟节拍所传输的数据的最大位数 具体信息如下图 精品文档 13欢迎下载 需要注意的是任何传输的 SIZE 都不能超过数据总线的宽度 4 AXI 协议定义了三种突发式读写的类型 固定式的突发读写 增值式突发 读写 包装式突发读写 用信号 ARBURST 或 AWBURST 来选择突发式读写的类型 具体信息如下图 1 固定式突发读写是指地址是固定的 每一次传输的地址都不变 这样的突 发式读写是重复的对一个相同的位置进行存取 例如 FIFO 2 增值式突发读写是指每一次读写的地址都比上一次的地址增加一个固定的 值 3 包装式突发读写跟增值式突发读写类似 包装式突发读写的地址是包数据 精品文档 14欢迎下载 的低地址当到达一个包边界 包装式突发读写有两个限制 起始地址必须以传输的 size 对齐 1 突发式读写的长度必须是 2 4 8 或者 16 2 5 关于一些地址的计算公式 Start Address 主机发送的起始地址 Number Bytes 每一次数据传输所能传输的数据 byte 的最大数量 Data Bus Bytes 数据总线上面 byte lanes 的数量 Aligned Address 对齐版本的起始地址 Burst Length 一次突发式读写所传输的数据的个数 Address N 每一次突发式读写所传输的地址数量 范围是 2 16 Wrap Boundary 包装式突发读写的最低地址 Lower Byte Lane 传输的最低地址的 byte lane Upper Byte Lane 传输的最高地址的 byte lane INT x 对 x 进行向下取整 下面是计算公式 Start Address ADDR Number Bytes 2SIZE Burst Length LEN 1 Aligned Address INT Start Address Number Bytes x Number Bytes Address 1 Start Address Address N Aligned Address N 1 x Number Bytes Wrap Boundary INT Start Address Number Bytes x Burst Length x Number Bytes x Burst Length 如果有 Address N Wrap Boundary Number Bytes x Burst Length 则 后面的公式成立 Address N Wrap Boundary 第一次突发式读写 Lower Byte Lane Start Address INT Start Address Data Bus Bytes 精品文档 15欢迎下载 x Data Bus Bytes Upper Byte Lane Aligned Address Number Bytes 1 INT Start Address Data Bus Bytes x Data Bus Bytes 除了第一次读写之后的读写 Lower Byte Lane Address N INT Address N Data Bus Bytes x Data Bus Bytes Upper Byte Lane Lower Byte Lane Number Bytes 1 DATA 8 x Upper Byte Lane 7 8 x Lower Byte Lane 第五章 本章描述了 AXI 协议支持的系统级的 Cache 和保护单元 1 ARCACHE 3 0 和 AWCACHE 3 0 的编码如下图 精品文档 16欢迎下载 在一些情况下 信号 AWACAHE 可以用来确定哪个部件来提供写响应 如果写 事务被指定为 bufferable 那么他接受来自桥或者系统级的 cache 提供的写 响应 如果事务被指定为 non bufferable 那么写响应必须有最终目的源提供 2 AWPROT 或者 ARPROT 信号提供三种级别的存取保护 1 正常存取或者特权存取 ARPROT 0 和 AWPROT 0 2 安全性存取或者没有安全性存取 ARPROT 1 和 AWPROT 1 3 指令存取或者数据存取 ARPROT 2 和 AWPROT 2 信号 ARPROT 2 0 和 信号 AWPROT 2 0 的编码如下图 第六章 本章描述了 AXI 协议工具的独占式存取和锁存取机制 1 当对自动存取时能之后 可以通过信号 ARLOCK 1 0 或信号 AWLOCK 1 0 来 配置独占式存取和锁存取 编码如下图 精品文档 17欢迎下载 我们通过信号 ARLOCK 1 0 或 AWLOCK 1 0 来选择独占式存取 用信号 RRESP 1 0 或 BRESP 1 0 来指明独占式存取的成功与否 2 主机在请求独占式存取时 设备会返回两个响应分别是 EXOKAY 和 OKAY EXOKAY 是指设备支持独占式存取 而 OKAY 是指设备不支持独占式存取 3 如果一个设备不支持独占式存取 可以忽略信号 ARLOCK 1 0 和 AWLOCK 1 0 他必须提供 OKAY 响应对正常式存取和独占式存取 如果一个设备要支持独占式 存取则必须有硬件监视器 4 通过信号 ARLOCK 1 0 或信号 AWLOCK 1 0 对事务加锁 需要确定只允许主 机存取设备区域直到一个未加锁的事务从同一个主机完成 此处推荐锁存取只 用来支持 legacy devices 5 推荐遵循下面两条建议 但是不强制 1 保持所有锁事务序列都在相同的 4KB 地址区域内 2 限制用琐事务序列对两个事务加锁 第七章 本章描述了 AXI 读写事务的四个设备响应 1 AXI 协议对读事务和写事务都有响应 对于读事务 读响应与读数据一起发 送给主机 而写事务将写响应通过写响应通道传送 AXI 协议的响应类型有 精品文档 18欢迎下载 OKAY EXOKAY SLVERR DECERR 2 通过信号 RRESP 1 0 和 BRESP 1 0 来编码响应信号 具体如下图 协议规定请求的需要传输的数据数量必须被执行 即使有错误报告 在一次突 发式读写的剩余数据不会被取消传输 即使有单个错误报告 3 AXI 协议的四种响应类型 正常存取成功 独占式存取 设备错误 译码错 误 AXI 协议要求 在一个传输事务中的所有数据必须传输完成 即使有错误 状态发生 第八章 本章描述 AXI 协议用事务 ID tags 来处理多地址和乱序传输 1 下面介绍 5 中事务 IDs 1 AWID 这个 ID tag 是写地址群组信号 2 WID 这个是写 ID tag 在写事务中 与写数据在一起 主机传送一个 WID 去匹配与地址相一致的 AWID 3 BID 这个 ID tag 是写响应事务中 设备会传送 BID 去匹配与 AWID 和 WID 相一致的事务 4 ARID 这个 ID tag 是读地址群组信号 5 RID 这个 ID tag 是在读事务中 设备传送 RID 去匹配与 ARID 相一 致的事务 2 主机可以使用一个事务的 ARID 或者 AWID 段提供的附加信息排序主机的需要 事务序列规则如下 1 从不同主机传输的事务没有先后顺序限制 他们可以以任意顺序完成 精品文档 19欢迎下载 2 从同一个主机传输的不同 ID 事务 也没有先后顺序限制 他们可以以任 意顺序完成 3 相同数值的 AWID 写事务数据序列必须按照顺序依次写入主机发送的地址 内 4 相同数值的 ARID 读事务数据序列必须遵循下面的顺序 当从相同设备读相同的 ARID 时 设备必须确保读数据按照相同的地址顺序接 1 受 当从不同的设备读相同的 ARID 时 接口处必须确保读数据按照主机发送的相 2 同的地址顺序 5 在相同的 AWID 和 ARID 的读事务和写事务之间没有先后顺序限制 如果 主机要求有顺序限制 那么必须确保第一次事务完全完成后才开始执行第二个 事务 3 当一个主机接口与 interconnect 相连时 interconnect 会在信号 ARID AWID WID 段添加一位 每一个主机端口都是独一无二的 这样做有两个影响 1 主机不需要去知道其他主机的 ID 数值 因为 interconnect 是 ID 值是唯 一的 当将主机 number 添加到段中 2 在设备接口处的 ID 段的宽度要比主机接口处的 ID 段宽 对于读数据 interconnect 附加一位到 RID 段中 用来判断哪个主机端口读取 数据 Interconnect 会移除 RID 段中的这一位在将 RID 的值送往正确的主机端 口之前 第九章 本章描述了 AXI 读写数据总线传输的不同大小和接口如何用字节不变 endian 去握手混合 endian 传输 1 Narrow 传输 当主机产生的数据宽度小于数据总线宽度时 地址和控制信 息决定哪一个 byte lanes 为有效的数据 下面是两个应用 byte lanes 的例子 精品文档 20欢迎下载 Example 1 Example 2 2 下面是一个数据不变性存取需求的数据结构的例子 他包含头信息 例如 source destination identifiers 这些信息是采用 little endian 格式 但 是 payload 是 big endian 字节流 具体情况如下图 精品文档 21欢迎下载 数据不变性确保在数据结构中 little endian 存取头信息的部分不会破坏其他 big endian 数据 第十章 本章描述 AXI 协议不对齐握手传输 1 AXI 协议允许主机使用低阶地址行去标示一个不对齐的起始地址在突发读写 中 低阶地址行的信息必须包含 byte lane strobes 信息 2 下面是几个例子来表明数据以对齐或者不对齐的地址为起始地址 分别在 32 位和 64 位数据总线上面传输的情况 其中暗色的框表示没有传输的数据 精品文档 22欢迎下载 精品文档 23欢迎下载 第十一章 本章主要描述 AXI 时钟和复位信号的时序 1 在复位期间 以下接口必须遵循 1 主机接口必须将 ARVALID AWVALID WVALID