EDA 综合性实验报告8位16进制频率计设计

综合性实验报告综合性实验报告 姓姓 名 名 学学 号号 班班 级 级 实验项目名称 实验项目名称 8 8 位位 1616 进制频率计设计进制频率计设计 实验项目性质 实验项目性质 验证性和设计性实验验证性和设计性实验 实验所属课程 实验所属课程 EDAEDA 数字设计基础数字设计基础 实验室实验室 中心中心 现代电子实验中心现代电子实验中心 指指 导导 教教 师师 实验完成时间 实验完成时间 20122012 年年 6 6 月月 2020 日日 一 课题任务与要求一 课题任务与要求 1 用 EDA 技术设计并实现 8 位十六进制频率计 及设计一个基于 VHDL 的八位 十六进制频率计 学习较复杂的数字系统设计方法 书面报告包括工作原理 工作模块图 仿 真波形图和问题分析 2 分别仿真测试模块 1 2 和 3 在结合模块 4 完成频率计的完整设计和硬件 实现 并给出其测频时序波形及其分析 3 将频率计改为 8 位 10 进制频率计 注意此设计电路的计数器必须是 8 个 4 位 的 10 进制计数器 此外注意在测频速度上给予优化 二 设计系统的概述二 设计系统的概述 原理 根据频率的定义和频率测量的基本原理 测定信号的频率必须有一个脉宽 为 1 秒的输入信号脉冲计数允许的信号 1 秒计数结束后 计数值被锁入锁存器 计数 器清 0 为下一测频计数周期做好准备 测频控制信号可以由一个独立的发生器来产生 在一个标准信号的周期中计数出待测信号的周期 从而得出待测信号的周期 进而得 到待测信号的频率 通过待测信号与标准信号比较 而输出的 8 位 16 进制数或 8 位 10 进制数就是待测信号的频率值 1 FTCTRL 的计数使能信号 CNT EN 能产生一个 1 秒脉宽的周期信号 并对频率 计中的 32 位二进制计数器 COUNTER32B 的 ENABL 使能进行同步控制 2 当 CNT EN 高电平时允许计数 低电平时停止计数 并保持其所计的脉冲数 在停止计数期间 首先需要一个锁存信号 LOAD 的上跳沿将计数器在前一秒钟的计数值 锁存进各锁存器 REG32B 中 并由外部的十六进制 7 段译码器译出 显示计数值 设置 锁存器的好处是数据显示稳定 不会由于周期性的清零信号而不断闪烁 3 锁存信号后 必须有清零信号 RST CNT 对计数器进行清零 为下一秒的计 数操作作准备 4 8 位 16 进制频率计 由一个测频控制电路 一个 32 位锁存器和一个 32 位计数器组成 5 8 位 10 进制频率计 由一个测频控制电路 一个 32 位锁存器和 8 个 4 位计数器组成 教师评阅意见 签名 年 月 日 实验成绩 三 单元电路的设计与分析 三 单元电路的设计与分析 单元电路的设计 单元电路的设计 1 测频控制电路 LIBRARY IEEE 测频控制电路 USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY FTCTRL IS PORT CLKK IN STD LOGIC 1Hz CNT EN OUT STD LOGIC 计数器时钟使能 RST CNT OUT STD LOGIC 计数器清零 Load OUT STD LOGIC 输出锁存信号 END FTCTRL ARCHITECTURE behav OF FTCTRL IS SIGNAL Div2CLK STD LOGIC BEGIN PROCESS CLKK BEGIN IF CLKK EVENT AND CLKK 1 THEN 1Hz 时钟 2 分频 Div2CLK NOT Div2CLK END IF END PROCESS PROCESS CLKK Div2CLK BEGIN IF CLKK 0 AND Div2CLK 0 THEN RST CNT 1 产生计数器清零信号 ELSE RST CNT 0 END IF END PROCESS Load NOT Div2CLK CNT EN Div2CLK END behav 2 32 位锁存器 REG32B LIBRARY IEEE 32 位锁存器 USE IEEE STD LOGIC 1164 ALL ENTITY REG32B IS PORT LK IN STD LOGIC DIN IN STD LOGIC VECTOR 31 DOWNTO 0 DOUT OUT STD LOGIC VECTOR 31 DOWNTO 0 END REG32B ARCHITECTURE behav OF REG32B IS BEGIN PROCESS LK DIN BEGIN IF LK EVENT AND LK 1 THEN DOUT DIN END IF END PROCESS END behav 3 32 位计数器 COUNTER32B LIBRARY IEEE 32 位计数器 USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY COUNTER32B IS PORT FIN IN STD LOGIC 时钟信号 CLR IN STD LOGIC 清零信号 ENABL IN STD LOGIC 计数使能信号 DOUT OUT STD LOGIC VECTOR 31 DOWNTO 0 计数结果 END COUNTER32B ARCHITECTURE behav OF COUNTER32B IS SIGNAL CQI STD LOGIC VECTOR 31 DOWNTO 0 BEGIN PROCESS FIN CLR ENABL BEGIN IF CLR 1 THEN CQI 0 清零 ELSIF FIN EVENT AND FIN 1 THEN IF ENABL 1 THEN CQI CQI 1 END IF END IF END PROCESS DOUT CLK1HZ CNT EN TSTEN1 RST CNT CLR CNT1 Load Load1 U2 REG32B PORT MAP LK Load1 DIN DTO1 DOUT DOUT U3 COUNTER32B PORT MAP FIN FSIN CLR CLR CNT1 ENABL TSTEN1 DOUT DTO1 END struc 5 4 位 10 进制计数器 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY CNT10 IS PORT CLK IN STD LOGIC CLR IN STD LOGIC ENA IN STD LOGIC CQ OUT STD LOGIC VECTOR 3 DOWNTO 0 CARRY OUT OUT STD LOGIC END CNT10 ARCHITECTURE behav OF CNT10 IS SIGNAL CQI STD LOGIC VECTOR 3 DOWNTO 0 BEGIN PROCESS CLK CLR ENA BEGIN IF CLR 1 THEN CQI 0000 ELSIF CLK EVENT AND CLK 1 THEN IF ENA 1 THEN IF CQI 1001 THEN CQI CQI 1 ELSE CQI 0000 END IF END IF END IF END PROCESS PROCESS CQI BEGIN IF CQI 1001 THEN CARRY OUT 1 ELSE CARRY OUT 0 END IF END PROCESS CQ clk1hz cnt en tsten1 rst cnt clr cnt1 load load1 u2 reg32b port map lk load1 din dto1 dout dout u3 CNT10 port map fsin clr cnt1 tsten1 dto1 3 downto 0 carry out1 1 u4 CNT10 port map carry out1 1 clr cnt1 tsten1 dto1 7 downto 4 carry out1 2 u5 CNT10 port map carry out1 2 clr cnt1 tsten1 dto1 11 downto 8 carry out1 3 u6 CNT10 port map carry out1 3 clr cnt1 tsten1 dto1 15 downto 12 carry out1 4 u7 CNT10 port map carry out1 4 clr cnt1 tsten1 dto1 19 downto 16 carry out1 5 u8 CNT10 port map carry out1 5 clr cnt1 tsten1 dto1 23 downto 20 carry out1 6 u9 CNT10 port map carry out1 6 clr cnt1 tsten1 dto1 27 downto 24 carry out1 7 u10 CNT10 port map carry out1 7 clr cnt1 tsten1 dto1 31 downto 28 end struc 分析 分析 试验中 将频率计改为 8 位 10 进制频率计时 注意此设计电路的计数器必须是 8 个位的 10 进制计数器 而不是一个 此外注意在测评速度上给予优化 引入的 8 个 4 位 10 进制计数器 分别于 32 位锁存器的 32 个输入端相连接 来形成 8 位 10 进制频 率计 4 电路的仿真 结果及分析 电路的仿真 结果及分析 电路的仿真电路的仿真 1 测频控制电路 图 1 测频控制电路波形仿真 图 2 测频控制电路模块图 实验书中的图 2 32 位锁存 图 3 32 位锁存器波形仿真 图 4 32 位锁存器模块图 同上 3 32 位计数器 图 5 32 位计数器波形仿真 图 6 32 位计数器模块图 同上 4 8 位 16 进制的频率计顶层文件 图 7 总电路波形仿真 图 8 总电路图 同上 实验结果及分析 实验结果及分析 测频控制信号 clk 可以由一个外部的脉冲信号发生器输入 1Hz 的标准信号来产生 8 个数码管以 16 进制形式显示测频输出 待测频率输入 Fin 由外电路输入 测频控制 信号发生器 FTCTRL 的计数使能信号 CNT EN 能产生一个 1 秒脉宽的周期信号 并对 频率计中的 32 位二进制计数器 COUNTER32B 的 ENABL 使能端进行同步控制 当 CNT EN 高电平时允许计数 低电平时停止计数 并保持其所计的脉冲数 在停止计 数期间 首先需要一个锁存信号 LOAD 的上跳沿将计数器在前 1 秒钟的计数值锁存进 锁存器 REG32B 中 并由外部的 16 进制 7 段译码器译出 显示计数值 设置锁存器的 好处是数据显示稳定 不会由于周期性的清 0 信号而不断闪烁 锁存信号后 必须有 一清 0 信号 RST CNT 对计数器进行清零 为下 1 秒的计数操作作准备 电路的仿真电路的仿真 5 4 位 10 进制计数器 6 8 位 10 进制频率计的顶层文件 实验结果及分析 实验结果及分析 在这个实验中 输入信号 clk1hz 为 10Hz 而待测信号 fsin 为 50Hz 所以输出 dout 为 5 证明待测信号 fsin 频率是输入信号 clk1hz 频率的 5 倍 所以 实验结果满 足实验要求 5 硬件调试及结果 硬件调试及结果 1 测频控制电路 关键是设计一个测频率控制信号发生器 产生测量频率的控制时序 控制时钟信 号 clk 取为 1Hz 2 分频后即可查声一个脉宽为 1 秒的时钟 test en 一此作为计数闸门 信号 当 test en 为高电平时 允许计数 当 test en 由高电平变为低电平 下降沿到来 时 应产生一个锁存信号 将计数值保存起来 锁存数据后 还要在下次 test en 上升 沿到哦来之前产生零信号 clear 将计数器清零 为下次计数作准备 2 32 位锁存器 当 test en 下降沿到来时 将计数器的计数值锁存 这样可由外部的七段译码器 译码并在数码管显示 设置锁存器的好处是显示的数据稳定 不会由于周期性的清零 信号而不断闪烁 锁存器的位数应跟计数器完全一样 3 计数器 计数器以待测信号作为时钟 清零信号 clear 到来时 异步清零 test en 为高电平时开 始计数 计数是以十进制数显示 本文设计了一个简单的 10kHz 以内信号的频率机计 如果需要测试较高的频率信号 则将 dout 的输出位数增加 当然锁存器的位数也要增 加 4 8 位 16 进制频率计 输入端 1Hz 测频控制信号 clk1hz 由 clock2 输入 用跳线选 1Hz 待测频率输入 fin 由 clock0 输入 频率选择为 256Hz 输出端 dout 与 8 个 8 段显示管相连 且 8 个数 码管以 16 进制形式显示测频输出 结果 在一段时间 8 个显示管为 00000000 后 第一位开始计数 当到达 15 后 进入第二位 最后停在 00000100 及 10 进制的 256 5 8 位 10 进制频率计 输入端 1Hz 测频控制信号 clk1hz 由 clock2 输入 用跳线选 1Hz 待测频率输入 fin 由 clock0 输入 频率选择为 256Hz 输出端 dout 与 8 个 8 段显示管相连 且 8 个数 码管以 16 进制形式显示测频输出 结果 在一段时间 8 个显示管为 00000000 后 第一位开始计数 当到达 9 后 进入第二位 最后停在 00000256 6 设计体会设计体会 本次实验是设计一个