数字电路基础

1 第10章时序逻辑电路 学习要点 触发器的逻辑功能及使用 2 触发器是构成时序逻辑电路的基本逻辑部件 它有两个稳定的状态 0状态和1状态 在不同的输入情况下 它可以被置成0状态或1状态 当输入信号消失后 所置成的状态能够保持不变 触发器可以记忆1位2值信号 根据逻辑功能的不同 触发器可以分为RS触发器 D触发器 JK触发器 T和T 触发器 按照结构形式的不同 又可分为基本RS触发器 同步触发器 主从触发器和边沿触发器 3 基本RS触发器 电路组成和逻辑符号 信号输入端 低电平有效 信号输出端 Q 0 Q 1的状态称0状态 Q 1 Q 0的状态称1状态 4 工作原理 1 0 0 1 01 0 5 0 1 1 0 10 1 6 1 1 1 0 11 不变 1 0 7 0 0 1 1 00 不定 8 特性表 真值表 现态 触发器接收输入信号之前的状态 也就是触发器原来的稳定状态 次态 触发器接收输入信号之后所处的新的稳定状态 9 次态Qn 1的卡诺图 特性方程 触发器的特性方程就是触发器次态Qn 1与输入及现态Qn之间的逻辑关系式 10 状态图 描述触发器的状态转换关系及转换条件的图形称为状态图 11 波形图 反映触发器输入信号取值和状态之间对应关系的图形称为波形图 置1 置0 置1 置1 置1 保持 不允许 12 基本RS触发器的特点 1 触发器的次态不仅与输入信号状态有关 而且与触发器的现态有关 2 电路具有两个稳定状态 在无外来触发信号作用时 电路将保持原状态不变 3 在外加触发信号有效时 电路可以触发翻转 实现置0或置1 4 在稳定状态下两个输出端的状态和必须是互补关系 即有约束条件 在数字电路中 凡根据输入信号R S情况的不同 具有置0 置1和保持功能的电路 都称为RS触发器 13 集成基本RS触发器 EN 1时工作EN 0时禁止 14 几种时钟触发器的逻辑功能 1 同步RS触发器 CP 1时 工作情况与基本RS触发器相同 15 特性表 特性方程 16 主要特点 1 时钟电平控制 在CP 1期间接收输入信号 CP 0时状态保持不变 与基本RS触发器相比 对触发器状态的转变增加了时间控制 2 R S之间有约束 不能允许出现R和S同时为1的情况 否则会使触发器处于不确定的状态 不变 不变 不变 不变 不变 不变 置1 置0 置1 置0 不变 17 2 同步JK触发器 CP 1期间有效 将S JQn R KQn代入同步RS触发器的特性方程 得同步JK触发器的特性方程 18 特性表 JK 00时不变JK 01时置0JK 10时置1JK 11时翻转 19 状态图 波形图 在数字电路中 凡在CP时钟脉冲控制下 根据输入信号J K情况的不同 具有置0 置1 保持和翻转功能的电路 都称为JK触发器 20 3 同步D触发器 D锁存器 CP 1期间有效 将S D R D代入同步RS触发器的特性方程 得同步D触发器的特性方程 21 状态图 波形图 在数字电路中 凡在CP时钟脉冲控制下 根据输入信号D情况的不同 具有置0 置1功能的电路 都称为D触发器 22 集成同步D触发器 CP1 2 CP3 4 POL 1时 CP 1有效 锁存的内容是CP下降沿时刻D的值 POL 0时 CP 0有效 锁存的内容是CP上升沿时刻D的值 23 主从触发器 1 主从RS触发器 工作原理 1 接收输入信号过程CP 1期间 主触发器控制门G7 G8打开 接收输入信号R S 有 从触发器控制门G3 G4封锁 其状态保持不变 1 0 24 0 1 特性方程 25 逻辑符号 电路特点 主从RS触发器采用主从控制结构 从根本上解决了输入信号直接控制的问题 具有CP 1期间接收输入信号 CP下降沿到来时触发翻转的特点 但其仍然存在着约束问题 即在CP 1期间 输入信号R和S不能同时为1 26 2 主从JK触发器 代入主从RS触发器的特性方程 即可得到主从JK触发器的特性方程 将 主从JK触发器没有约束 27 特性表 时序图 28 电路特点 逻辑符号 主从JK触发器采用主从控制结构 从根本上解决了输入信号直接控制的问题 具有CP 1期间接收输入信号 CP下降沿到来时触发翻转的特点 输入信号J K之间没有约束 存在一次变化问题 29 带清零端和预置端的主从JK触发器的逻辑符号 30 集成主从JK触发器 31 边沿触发器 1 边沿D触发器 工作原理 32 边沿D触发器没有一次变化问题 33 逻辑符号 34 集成边沿D触发器 注意 CC4013的异步输入端RD和SD为高电平有效 35 2 边沿JK触发器 CP下降沿时刻有效 36 边沿JK触发器的逻辑符号 边沿JK触发器的特点 边沿触发 无一次变化问题 功能齐全 使用方便灵活 抗干扰能力极强 工作速度很高 37 集成边沿JK触发器 74LS112为CP下降沿触发 CC4027为CP上升沿触发 且其异步输入端RD和SD为高电平有效 注意 38 不同类型触发器之间的转换 转换步骤 1 写出已有触发器和待求触发器的特性方程 2 变换待求触发器的特性方程 使之形式与已有触发器的特性方程一致 3 比较已有和待求触发器的特性方程 根据两个方程相等的原则求出转换逻辑 4 根据转换逻辑画出逻辑电路图 转换方法 利用令已有触发器和待求触发器的特性方程相等的原则 求出转换逻辑 39 1 将JK触发器转换为RS D T和T 触发器 JK触发器 RS触发器 RS触发器特性方程 变换RS触发器的特性方程 使之形式与JK触发器的特性方程一致 40 比较得 电路图 41 JK触发器 D触发器 写出D触发器的特性方程 并进行变换 使之形式与JK触发器的特性方程一致 与JK触发器的特性方程比较 得 电路图 42 JK触发器 T触发器 在数字电路中 凡在CP时钟脉冲控制下 根据输入信号T取值的不同 具有保持和翻转功能的电路 即当T 0时能保持状态不变 T 1时一定翻转的电路 都称为T触发器 特性表 逻辑符号 43 T触发器特性方程 与JK触发器的特性方程比较 得 电路图 44 状态图 时序图 45 JK触发器 T 触发器 在数字电路中 凡每来一个时钟脉冲就翻转一次的电路 都称为T 触发器 特性表 逻辑符号 T触发器和T 触发器 46 T 触发器特性方程 与JK触发器的特性方程比较 得 电路图 变换T 触发器的特性方程 47 状态图 时序图 48 2 将D触发器转换为JK T和T 触发器 D触发器 JK触发器 49 D触发器 T触发器 50 D触发器 T 触发器 51 触发器的选择与使用 基本RS触发器及性质是触发器电路的基础 同步触发器最简单但有空翻现象 是时钟触发器的组成部分 只能用在时钟脉冲高或低有效电平作用期间其输入信号不变的场合 使用于选择触发器时 必须注意电路的功能及触发方式 这是分析时序逻辑电路的基础 边沿触发器无空翻 抗干扰强 但是对时钟脉冲的边沿要求严格 不允许边沿时间过长 否则电路无法正常工作 52 本节小结 53 时序逻辑电路的特点 任何时刻的输出不仅取决于该时刻的输入信号 而且与电路原有的状态有关 逻辑功能特点 电路结构特点 由存储电路和组合逻辑电路组成 时序逻辑电路的类型 所有触发器的时钟端连在一起 所有触发器在同一个时钟脉冲CP控制下同步工作 时钟脉冲CP只触发部分触发器 其余触发器由电路内部信号触发 因此 触发器不在同一时钟作用下同步工作 10 6时序逻辑电路 54 下面请看置数演示 寄存器 Register 用于存放二进制数码 D0 D3称为并行数据输入端 当时钟CP上升沿到达时 D0 D3被并行置入到4个触发器中 使Q3Q2Q1Q0 D3D2D1D0 Q0 Q3是同时输出的 这种输出方式称并行输出 55 由D触发器构成的寄存器 并行输入 并行输出方式 56 移位寄存器 在控制信号作用下 可实现右移也可实现左移 Shiftregister用于存放数码和使数码根据需要向左或向右移位 57 单向移位寄存器的结构与工作原理 1 单向移位寄存器的结构与工作原理 58 设串行输入数码DI 1101 电路初态为Q3Q2Q1Q0 0000 可见 移位寄存器除了能寄存数码外 还能实现数据的串 并行转换 举例说明工作原理 59 2 双向移位寄存器74LS194 SR SL 移位脉冲输入端 右移串行数码输入端 并行数码输入端 左移串行数码输入端 工作方式控制端M1M0 00时 保持功能 M1M0 01时 右移功能 M1M0 10时 左移功能 M1M0 11时 并行存入功能 并行数据输出端 从高位到低位依次为Q3 Q0 异步置0端低电平有效 60 4位双向移位寄存器的逻辑图 61 74LS194的功能表 62 3 移位寄存器的应用 用74LS194构成脉冲序列发生器 脉冲序列发生器 时序图 63 计数器的作用与分类 计数器 Counter 用于计算输入脉冲个数 还常用于分频 定时及进行数字运算等 计数器分类如下 按时钟控制方式不同分 同步计数器比异步计数器的速度快得多 计数器 64 按计数器功能分 对计数脉冲作递增计数的电路 对计数脉冲作递减计数的电路 在加 减控制信号作用下 可递增也可递减计数的电路 按计数进制分 按二进制数运算规律进行计数的电路 按十进制数运算规律进行计数的电路 二进制和十进制以外的计数器 65 异步计数器 一 异步二进制加法计数器 三位二进制加法计数器状态表 异步计数器的分析方法 66 1 电路构成与工作原理 JK触发器构成的异步二进制加法计数器 67 输入第 1 个计数脉冲时 计数器输出为0001 输入第 2 个计数脉冲时 计数器输出为 0010 输入第 15 个脉冲时 输出 1111 当输入第 16 个脉冲时 输出返回初态 0000 且Q3端输出进位信号下降沿 因此 该电路构成4位二进制加法计数器 0001 0010 1111 0000 依次输入脉冲时 计数状态按4位二进制数递增规律变化 工作原理 68 下面总结一下用不同种类触发器构成异步二进制计数器的方法 2 异步二进制计数器的构成方法 将触发器接成计数触发器 然后级联 将计数脉冲CP从最低位时钟端输入 其他各位时钟端接法如下表 69 计数器为什么能用作分频器 怎么用 模M计数器也是一个M分频器 M分频器的输出信号即为计数器最高位的输出信号 4位二进制加法计数器工作波形 3 计数器用作分频器 70 000 1 不够减 需向相邻高位借 1 借 1 后作运算 1000 1 111 按此则返回P23 三位二进制减法计数器状态表 二 异步二进制减法计数器 71 下降沿动作的T 触发器构成的异步二进制减法计数器 上降沿动作的T 触发器构成的异步二进制减法计数器 72 异步十进制计数器与异步二进制计数器的计数规律有何不同 它们的构成方法有何不同 1 十进制计数器与4位二进制计数器的比较 8421BCD码十进制计数器的设计思想 在4位二进制计数器基础上引入反馈 强迫电路在计至状态1001后就能返回初始状态0000 从而利用状态0000 1001实现十进制计数 三 异步十进制计数器 73 74 8421码十进制加法计数器计数规律 75 异步十进制加法计数器逻辑图 76 十进制加法计数器时序图 异步十进制加法计数器状态转换图 77 计数的最大数目称为计数器的 模 用M表示 模也称为计数长度或计数容量 N进制计数器计数规律举例 具有5个独立的状态 计满5个计数脉冲后 电路状态自动进入循环 故为五进制计数器 五进制计数器也称模5计数器 十进制计数器则为模10计数器 3位二进制计数器为模8计数器 n个触发器有2n种输出 最多可实现模2n计数 78 同步与异步计数器的根本区别是时钟控制方式不同 导致电路构成也不同 同步计数器与异步计数器有何不同 1 同步与异步二进制加法计数器比较 一 同步二进制计数器 同步计数器 79 同步计数器为什么要那样构成呢 通过分析同步二进制加法计数规律就可明白 因此 应将触发器接成T触发器 并接成T0 1 T1 Q0n T2 Q1nQ0n T3 Q2nQ1nQ0n 即 最低位触发器T输入为1 其他触发器T输入为其低位输出的 与 信号 这样 各触发器当其低位输出信号均为1时 来一个时钟就翻转一次 否则状态不变 根据态序表分析同步二进制加法计数规律 Q0来一个时钟就翻转一次 80 同步二进制加法计数器 2 同步二进制加法计数器电路与工作原理 81 CO Q3nQ2nQ1nQ0n 因此 CO在计数至 15 时跃变为高电平 在计至 16 时输出进位信号的下降沿 动画演示 四位二进制加法计数器态序表 82 83 4 可预置同步二进制计数器 置数信号 时钟输入 进位输出 使能信号 清零信号 84 清零 置数 输入一个CP上升沿 则不管其它控制端如何 计数器 置数 即Q3Q2Q1Q0 D3D2D1D0 85 时 在CP上升沿触发下 计数器进行计数 保持 不起作用 计数器保持原状态不变 实现二进制计数的位扩展 Q3Q2Q1Q0 1111 且使能信号CTT 1时 产生一 个高电平 作为向高4位级联的进位信号 构成8位 以上二进制的计数器 计数 86 74LS163功能表 87 74LS163逻辑符号图 该计数器的清零属于依靠CP驱动 故称同步清零方式 88 二 同步十进制计数器 同步十进制加法计数器的电路 根据时序电路的分析方法 可以列出其驱动方程 输出方程 再将驱动方程代入到JK触发器的特 性方程 得到状态方程 并进行状态计算 同步十进制加法计数器采用的是8421BCD码 其有 效状态从0000 1001共十个 如果进入非有效状 态 能够自动返回到有效状态 89 8421码同步十进制计数器状态转换图 常用的同步十进制集成芯片很多 如各种LS和 CMOS4000及HC系列的 160 162 190 192 等 90 192 是一个同步十进制可逆计数器 既可作加计 计数 又可作减计数 各端子的功能是 CR 1时 计数器输出清零 与其它控制端状态无关 当CR 0 LD 0时 D3D2D1D0被置于Q3Q2Q1Q0端 不受CP控制 法计数输入端CPD为高电平 计数脉冲从加法计数输入 CR为异步清零端 高电平有效 且优先权最高 当 2 同步十进制可逆计数器的逻辑功能 端CPU输入时 进行加法计数 当CPD和CPU条件 互换时 则进行减法计数 91 计数器处于保持状态 注意 92 74LS192功能表 93 54HC192逻辑符号图 54HC192的时序图 94 N进制计数器 在计数脉冲的驱动下 计数器中循环的状态个数 称为计数器的模数 如用N来表示 n位二进计数 构成N进制计数器的方法三种 1 利用触发器直接构成的 称为反馈阻塞法 2 用移位寄存器构成的 称为串行反馈法 3 用集成计数器构成的 称为反馈清零法和反馈 器的模数为 n n为构成计数器的触发器的 个数 置数法 95 用集成计数器芯片构成的N进制计数器 利用集成二进制或集成十进制计数器芯片可以很 方便地构成任意进制计数器 采用的方法有两种 反馈清零法 反馈置数法 1 反馈清零法 清零信号的选择与芯片的清零方式有关 清零方式 异步清零方式 同步清零方式 产生清零信号的状态称为反馈识别码Na Na N 其有效循环状态从0 Na 1 Na N 1 其有效循环状态从0 Na 96 CT74LS161的功能表 97 CT74LS161与CT74LS163的差别是 161 为异步置0 163 为同步置0 其他功能及管脚完全相同 98 为什么 请看举例说明 用同步和异步置0功能构成N进制计数器的方法一样吗 二 利用同步置0功能构成N进制计数器 同步和异步置0功能构成N进制计数器的方法比较 99 例 试利用CT74LS161和CT74LS163的置0功能构成六进制计数器 161 为异步置0 即只要置0端出现有效电平 计数器立刻置零 因此 应在输入第6个CP脉冲后 用S6 0110作为控制信号去控制电路 产生置零信号加到异步置0端 使计数器立即置0 163 为同步置0 即置0端出现有效电平时 计数器不能立刻置0 只是为置0作好了准备 需要再输入一个CP脉冲 才能置0 因此 应在输入第 6 1 个CP脉冲后 用S6 1 0101作为控制信号去控制电路 产生置0信号加到异步置零端 当输入第6个CP脉冲时 计数器置0 100 画连线图 计数输入 写出S6的二进制代码 S6 0110 写出反馈置0函数 1 101 2 用同步置0的CT74LS163构成六进制计数器 102 利用置数功能和置0功能构成N进制计数器的原理有何异同 利用 161 和 163 的同步置数功能也可以构成N进制计数器 三 利用置数功能构成N进制计数器 103 置0有同步和异步之分 置数也有同步和异步之分 同步置数与异步置数的区别 和同步置0与异步置0的区别相似 同步置数与异步置数的区别 异步置数与时钟脉冲无关 只要异步置数端出现有效电平 置数输入端的数据立刻被置入计数