数电复习资料56课时.doc

数字电子技术典型题选一、填空题 1在数字电路中，逻辑变量的值只有 2 个值，即 0 和 1 。 2在逻辑函数的化简中，合并最小项的个数必须是 2n 个。 3组合逻辑电路的输出仅取决于该电路当前的输入信号,与电路原来的状态 无关 。 4TTL三态门的输出有三种状态： 高电平 、 低电平 和 高阻态 状态。 5基本的逻辑关系有 逻辑与 ， 逻辑或 ， 逻辑非 。6组成计数器的各个触发器的状态，能在时钟信号到达时同时翻转，它属于 同步计数器 。7施密特触发器有 2 个稳定状态,单稳态触发器有 1 个稳定状态.，多谐振荡器有 0 个稳定状态, 单稳态触发器的特点是电路有一个 稳 态和一个 暂稳 态。8随机存储器RAM的电路结构主要由 存储矩阵 、 地址译码器 和 读/写控制电路 三部分组成。为了构成40968的RAM，需要 8 片10244的RAM芯片，并需要用 12 位地址码以完成寻址操作。9. 8位移位寄存器，串行输入时经 8 个CP脉冲后，将得到8位数据的并行输出；欲将其串行输出，需经 15 个CP脉冲后，数码才能全部输出。10(63)10= ( 3F ) 16= ( 77 ) 8= ( 11 1111 ) 2 。11寻址1M16的内存单元需要用 20 根地址线， 4 根数据线。 12 RS触发器的特性方程为 Q*=S+RQ ，其约束条件为 SR=0 。13 JK触发器的特性方程 Q*=JQ+K Q ; D触发器的特性方程 Q* = D ; T触发器的特性方程 Q*=TQ+T Q 。14正逻辑中，高电平表示 1 ，低电平表示 0 。15时序逻辑电路通常由 组合逻辑电路 和 存储电路 两部分组成。16共阴极的LED数码管应与输出 高 电平有效的显示译码器匹配。17共阳极的LED数码管应与输出 低 电平有效的显示译码器匹配。18某逻辑函数F的卡诺图如图所示，则F= 。19.“逻辑相邻”是指两个最小项 只有一个 因子不同，而其余因子相同。20.在数字系统中，所有的运算都可以分解成 和 两种操作。21.TTL电路如图,则F1= A ; F2= A ; F3= A+B 。22. CMOS电路的阈值电压为 。23. 现场可编程门阵列FPGA 主要由 IOB 、 CLB 、 互连资源 和 SRAM 组成。实现逻辑函数时，CPLD是基于 乘积项 ，FPGA基于 查找表 。24. A/D转换过程包括 取样 ， 保持 ， 量化 ， 编码 等步骤。A/D转换过程中，被采样信号最高频率f=20KHz，则采样脉冲的频率至少要 。25. 电路如图,则F1= ；F2= ； F3= 。26若，则它的对偶式为 Y = (A+B) (C+D) 。27数字电路在稳态时，电子器件(如二极管，三极管)处于开关状态，即工作在 饱和 区和 截止 区。28某逻辑函数F的卡诺图如图所示，则F= BD+C 。29. 设计一个8分频电路，至少需要 个触发器。30. 现场可编程门阵列FPGA芯片的主要供应厂商有 Altera 、Xilinx 和LATTICE等。31.对15个信号进行编码时，需要使用的二进制代码的位数为 4 位。32.JK触发器实现D触发器的功能时，应该使J= D ，K= D 。33.下图所示波形是一个 进制计数器的波形图。 34.如果TTL的输入端开路，相当于接入 高电平 (高电平，低电平)。35.描述时序逻辑电路的三个方程分别是 输出方程 、 激励方程 和 状态方程。36.(1)分别写出图（a）、（b）、（c）所示电路中的输出函数表达式：Y1=_、 Y2=_、Y3=_ 。 (2)分别写出下列各电路的逻辑表达式，图1由TTL门电路构成, 图2由CMOS门电路构成(3)填充表格: 37. 74HC153为四选一数据选择器，Z=_ ;38.化简逻辑函数的方法，常用的有 公式化简法 和 卡诺图化简法 。 39.已知函数，反函数Y= （A+B）(A+C) ，对偶式Y= （A+B）(A+C) 。40若要构成七进制计数器，最少用 3 个触发器，它有 1 个无效状态。 41在555定时器组成的施密特触发器、单稳态触发器和多谐振荡器三种电路中， 电路能自动产生脉冲信号，其脉冲周期T 。 42. 用555定时器组成的三种应用电路如图所示，其中图（a）、（b）、（c）分别对应的电路名称是（a） ，（b） ，（c） 。43欲对160个符号进行二进制编码，至少需要 8 位二进制数；16路数据分配器，其地址输入端有 个；2n选1的MUX，其地址端有_个，其数据输入端有_个44欲构成可将1kHZ的脉冲转化为50HZ的脉冲的分频器，该电路至少需要用 5 个触发器；该电路共有 20 个有效状态。某计数器的状态转换图如下图所示，该计数器为 进制 法计数，它有 个有效状态，该电路（有或无） 自启动能力？45TTL电路如图，分别写出下图（a）、（b）、（c）、（d）所示电路中的输出函数表达式：Y1= Y2= (AB) ；Y3= (AB) ； Y4= (AB)(BC) ； 46如图所示电路的逻辑表达式， F=1时的全部输入变量取值组合有 12 个47如下图所示的组合逻辑电路中的74138为3线-8线译码器，写出如图所示电路中各输出函数的最简与或表达式：F1= AB+AC ;F2= ABC+ABC 。48.下图是某ROM存储阵列的点阵图，A3、A2、A1、A0为地址线，D3、D2、D1、D0为数据线。试分别写出D3、D2、D1关于A3、A2、A1、A0的逻辑表达式。图中的点表示在行线和列线交叉处连接了存储元件。49.写出下图Y0Y4的表达式 50. 由四位并行进位加法器74LS283如图所示，当A=0时，X3X2X1X0=0111，Y3Y2Y1Y0=0100，Z3Z2Z1Z0=_，W=_ 。电路功能为有符号数求和运算（加减运算）：； A0时： ZXY1011； WCo0；51.有自然二进制数码为10001，其相应的十进制数为_，相应的16进制数为_，相应的8421BCD码为_,若将此二进制数字量输入到参考电压为- 64V的D/A变换电路中，其相应的输出模拟量=_ 。52.逻辑函数的最小项标准形式为m( _)。53.已知Intel2114是1K*4位的RAM集成电路芯片，它有地址线 10 条，数据线 4条，若要构成4096*4位的RAM存储器则需要 4 片2114。二、逻辑函数化简与变换：1. 试求逻辑函数F的反函数的最简与或式， 并用与或非门实现电路解： 2证明下列各逻辑函数式：左式= = = =右式 原式成立3. 将下列逻辑函数化简成最简与或及与非-与非表达式（答案略） 4. 化简下列逻辑函数（代数法）（卡诺图法）三、组合逻辑电路的分析 1、4选1数据选择器74LS153的功能表达式为：试写出下图电路输出z的逻辑函数式。 AB+AC +A C 2. 某组合逻辑电路的芯片引脚图如题图所示。1）分析题图所示电路，写出输出函数F1、F2的逻辑表达式，并说明该电路功能。2）假定用四路数据选择器实现题图所示电路的逻辑功能，请确定下图所示逻辑电路中各数据输入端的值，画出完善的逻辑电路图。解：1）写出电路输出函数F1、F2的逻辑表达式，并说明该电路功能。该电路实现全减器的功能功能。2）假定用四路数据选择器实现该电路的逻辑功能，请确定给定逻辑电路中各数据输入端的值，完善逻辑电路。3. 3线-8线译码器74LS138逻辑功能表达式为 ， ， ， ，正常工作时，S1 =1, S2=S3=0 。1、试写出Z1和Z2 的逻辑函数式。 4. 由四位并行进位加法器74LS283构成下图所示电路： （1）当A=0时，X3X2X1X0=0011，Y3Y2Y1Y0=0100求Z3Z2Z1Z0=?，W=?（2）当A=1时，X3X2X1X0=1001，Y3Y2Y1Y0=0101求Z3Z2Z1Z0=?，W=?（3）写出X(X3X2X1X0)、Y(Y3Y2Y1Y0)、A与Z(Z3Z2Z1Z0)、W之间的算法公式，并指出其功能。解：（1）A0时： ZXY0111； WCo0；（2）A1时：0100； ；（3）电路功能为有符号数求和运算（加减运算）：； 5. 用74283及门电路构成一位8421 BCD码加法器解：大于9或有进位输出，就加6同时输出进位6. 数据选择器74LS151如图所示。(1) 求图电路的输出逻辑表达式； (2) 试用一片数据选择器74LS151实现组合逻辑函数 Y = f（A，B，C）= m(0,1,2,3,4,5) 四、时序逻辑电路分析1. 图示电路是16*4位ROM和同步十六进制加法计数器74LS161组成的脉冲分频电路，74LS161具有同步置数功能，ROM中的数据见右下表所示。（1）说明图中的74LS161构成几进制计数器，画出状态转换图（2）试画出在CP信号连续作用下的D0输出的电压波形 地址输入 数据输出A3 A2 A1 A0D3D2D1 D0 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 0 1 1 1 1 1 1 1 10 0 0 00 0 1 10 1 0 00 1 0 11 0 1 01 0 0 11 0 0 01 1 1 11 1 0 00 0 0 10 0 1 00 0 0 10 1 0 00 1 1 10 0 0 0 CP脉冲2. D触发器和JK触发器组成的逻辑电路及其输入端的波形如下图所示，试画出Q1、Q2端的波形。设初态为Q1=Q2=1。 3. 由4位二进制计数器74LS161和8选1数据选择器74LS152构成的电路的如图，假设74LS161初始状态Q3Q2Q1Q0=0000，请画出在CP作用下，输出端的波形，并说明的功能。4. 分析如图所示电路，74HC153为数据选择器，试74HC153的输出表达式、写出Z的逻辑表达式，列出真值表，说明电路的逻辑功能。5试画出如图所示电路在输入波形CP、及D作用下Q1及Q2的输出波形设电路初态Q1Q2=11，且不计传输时延 解： 6. 分析图示电路的逻辑功能，写出电路的驱动方程、状态方程，画出电路的状态转换图和输出波形，初始态Q2Q1=00。 7试分析如图所示的时序逻辑电路，要求：（1）列出驱动方程、状态方程（2）Q2、Q1、Q0状态表，画出状态图（3）画出在CP脉冲作用下三个触发器的状态信号和Y的波形图,设三个触发器的初态均为0。解：（1） 驱动方程：J0 = K0 = 1 J1 = K1 = J2 = K2 = （2） 状态表Q2n Q1n Q0nQ2n+1Q1n+1 Q0n+1000001001010010011011100100101101110110111111000触发器构成模8计数器，数据选择器74151产生所需序列1000 1111 8. 如图6所示电路中X为控制端；试分析当X=0和X=1时电路的逻辑功能；写出驱动方程、状态方程和状态图，并画出当X=1时的时序图； (设初始状态Q1Q0=11)。解：驱动方程状态方程 状态图 当外部输入X=0时，状态转移按0001101100规律变化，实现模4加法计数器的功能；当X=1时，状态转移按0011100100规律变化，实现模4减法计数器的功能。所以，该电路是一个同步模4可逆计数器。X为加/减控制信号，Z为借位输出 9. 电路如题图所示，其中RA=RB=10k,C=0.1f，试问： 1）在Uk为高电平期间，由555定时器构成的是什么电路，其输出U0的频率f0=?2）分析由JK触发器FF1、FF2、FF3构成的计数器电路，要求：写出驱动方程和状态方程，列出状态转换表，画出完整的状态转换图；3）设Q3、Q2、Q1的初态为000，Uk所加正脉冲的宽度为Tw=6/f0，脉冲过后Q3、Q2、Q1将保持在哪个状态？解：1）多谐振荡器 f0=476Hz； 2）写出驱动方程、状态方程，列出状态转换000-100-110-111-011-001-回到100； 3）Q3Q2Q1=100；10. 画出题图（a）、（b）的状态转换图，分别说明它们是几进制计数器。 解：10进制，11进制，67进制11. 分析如下电路(1)同步十制集成计数器CT74160的功能表如下所示。说明下图所示电路为几进制计数器，并画出其有效循环状态图； CT74160的功能表 2)用反馈清零法将其构成一个同步37进制计数器。12. 给出同步十进制集成计数器CT74160的功能表。74LS138为3线8线译码器； （1） 说明题图所示电路中CT74160构成的是几进制计数器？并画出其有效循环状态图；（2） 画出在图8给定的CP脉冲作用下输出Y的波形图（3） 用整体清零法将两片CT74160构成一个同步36进制BCD码计数器。解：（1）5进制，000000010010001101000000（ 2）（3）先同步级联再反馈清零，清零逻辑：CR=Q5Q4Q2Q1(0011，0110)13.在图示电路中，Ra、Rb、R1、R2分别为四个4位移位寄存器，其移位方向如图示为右移，设Ra、Rb内已存有二进制数码（见图），则在第四个CP脉冲作用后，移位寄存器R1中的数码为 ，R2中的数码为 ； 14. 试用JK触发器设计一个同步三进制加法计数器解：状态图如下：00 01 由图得Q1n+1=Q0n；Q0n+1=/Q1n*/Q0n10 得：J1=Q0n，K1=/Q0； J0=/Q1n，K0=115. 数字系统设计时，常用如图所示电路来检测输入信号的上升沿，1）已知输入信号Din如图所示，设触发器初态为0，画出检测输出信号DECT波形。 2）用verilog HDL 描述上述电路module risedetect（input clk，input Din，input rst,output DETECT)；reg1:0 dinreg;assign DETECT=dinreg0&dinreg1;always (posedge clk or posedge rst)beginif(rst) dinreg=2b00;else dinreg=dinreg0,Din;endendmodule16. 用Verilog HDL语言设计一个256进制加法计数器，要求可以异步复位，可以输出进位。17. 在数字系统设计时，常用如图5所示电路来检测输入信号的上升沿，1）已知输入信号Din如图6所示，设触发器初态为0，请画出检测输出信号DECT波形 图5 图62）用verilog HDL 描述上述电路18. 分析如下电路，假设各触发器初始状态都为0。1）画出输出Y的波形2）说明此电路的功能3）用Verilog HDL 实现这个电路解1)2)用于检测有效电平，当检测到连续三个高电平时，输出有效信号3)程序如下module activedetect(clk ,rst, x, y);input clk, rst; output x; output y;reg2:0 q;always (posedge clk or posedge rst) begin if(rst) q=0;else q=q1:0,x; end assign y= &q;endmodule 19. 已知触发器及输入波形如下图所示，其中FF1是电平触发的D触发器，FF2是边沿D触发器，根据CP和D的输入波形画出Q1和Q2的输出波形。设触发器的初始状态均为1。五现有如下图所示的44字位容量RAM若干片，如需把它们扩展成88字位RAM。 1）.试问需用几片44字位容量 RAM？ 2）画出扩展后的电路图(可用少量与非门)。 解：1）用44RAM扩展成88RAM时，需要进行字扩展和位扩展，所以需要4片44RAM。2)扩展后电路如图六 脉冲波形的产生与整形1、图示电路是由555定时器和计数器构成的一个定时电路，试回答下列问题： 1）电路中555定时器接成何种电路？2）设计数器的初态为Q3Q2Q1Q0=0000，当开关S接通后经过多少时间发光二极管LED变亮？（1） 多谐震荡器（2）1720S2. 如图vi为施密特反相器输入信号，请画出输出信号vo波形。解：3. 所示电路是由555定时器构成的施密特触发器，VCC12V, C1=0.01F。（1）计算VT+、VT-及回差电压（2）画出Uo的波形。 解：VT+=8V，VT-=4V及回差电压=4V。4. 由5G555构成的多谐振荡器如图所示。1）说明A的逻辑值为何值时，电路起振； 2）设R1、R2、C为已知，求UO 的振荡频率； 3）求波形的占空比。七、 组合逻辑设计 ，以下各题要求依次采用如下方法：（1，最简与或，2最简与非， 4 数据选择器74ls151）：1全加器，2全减器，4三人表决电路，5数据比较器6. 设计一位十进制数的四舍五入电路（采用8421BCD码），只有一位输出，即当十进制数小于5时输出为1，大于或等于5时输出为0。要求用最少个数的与非门实现电路7. 设计一位8421BCD码的判奇电路，当输入码中，1的个数为奇数时，输出为1，否则为0。（1）画出卡诺图，并写出最简“与或表达式”；（2）用一片8选1数据选择器74LS151加若干门电路实现，画出电路图。解：（1）卡诺图：最简“与或式”：