VHDL硬件描述语言四位加法器实验报告

题目 题目 硬件描述语言实验四 四位加法器硬件描述语言实验四 四位加法器 姓名 姓名 学号 学号 地点 地点 主楼主楼 402402 时间 时间 3 3 月月 2121 日日 一 实验目的 一 实验目的 进一步练习 VHDL 语言设计工程的建立与 仿真的步骤和方法 熟悉 VHDL 语言基本设计实体的编写 方法 二 实验环境 二 实验环境 PC 个人计算机 Windows XP操作系统 Quartus II 集成开发环境软件 三 设计要求 三 设计要求 采用三种方式设计一个四位加法器 实体 名称分别为 adder4 adder4 2 和 adder 3 四位加法 器的引脚与功能如下表 端口模式端口名数据类型说明 a加数 b std logic vector 3 downto 0 加数 in 输入 cistd logic低位进位 sstd logic vector 3 downto 0 和out 输出 costd logic高位进位 四 实验步骤 四 实验步骤 1 采用寄存器传输的描述方式 首先新建一个工程 命名为 adder4 然后编辑代码 注意在模块内部 构造体说明部分 需要定义三个连接线 定义语句为 signal c0 c1 c2 std logic 代码如下 library ieee use ieee std logic 1164 all entity adder4 is port a b in std logic vector 3 downto 0 ci in std logic s out std logic vector 3 downto 0 co out std logic end entity architecture rtl of adder4 is signal c0 c1 c2 std logic begin s 0 a 0 xor b 0 xor ci c0 a 0 and b 0 or a 0 and ci or b 0 and ci s 1 a 1 xor b 1 xor c0 c1 a 1 and b 1 or a 1 and c0 or b 1 and c0 s 2 a 2 xor b 2 xor c1 c2 a 2 and b 2 or a 2 and c1 or b 2 and c1 s 3 a 3 xor b 3 xor c2 co a 3 and b 3 or a 3 and c2 or b 3 and c2 end rtl 仿真波形图如下 仿真电路图如下 s 1 c0 0 c0 1 c0 3 c0 s 3 c1 0 c1 1 c1 3 c1 s 5 c2 0 c2 1 c2 3 c2 s 7 co 0 co 1 co 3 co 4 cico a 3 0 b 3 0 s 3 0 由上图可知设计是正确的 2 采用行为描述方式 首先新建一个工程 命名为 adder4 2 然后编辑代码 在编写代码过程中应注意以下几个要点 1 VHDL 语言可以进行高层次抽象的行为描述 而不用描 述硬件电路的具体逻辑关系 例如在描述加法器时 可以 用如下语句 s a b ci 上述描述方法需要用到 ieee 库中的 ieee std logic unsigned all 2 为了能够生成进位 四位加法器在内部应得到五位的和 因此两个加数也应扩充为五位 扩充字长可应用并置运算 完成 如下语句将四位信号 a 在最高端并置一个 0 而成为 五位信号 aa aa 0 将五位信号 ss 的低四位赋值给四位信号 s 的语句如下 s ss 3 downto 0 和的最高位作为加法器的进位输出 代码如下 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity adder4 2 is port a b in std logic vector 3 downto 0 ci in std logic s out std logic vector 3 downto 0 co out std logic end entity architecture rtl of adder4 2 is signal aa bb ss std logic vector 4 downto 0 begin aa 0 bb 0 ss aa bb ci s ss 3 downto 0 co ss 4 end rtl 仿真波形图如下 仿真电路图如下 A 4 0 B 4 0 ADDER A 4 0 B 4 0 ADDER co a 3 0 s 3 0 Add1 4 h0 Add0 1 h0 1 h0 b 3 0 ci 由上图可知设计是正确的 3 采用构造体的结构描述方式 首先新建一个工程 命名为 adder4 3 然后编辑代码 附加要求 应用一位全加器按如下电路图通过结构描述 方式构造四位加法器 代码如下 library ieee use ieee std logic 1164 all entity full adder is port a in std logic b in std logic ci in std logic s out std logic co out std logic end entity architecture rtl of full adder is begin s a xor b xor ci co a and b or a and ci or b and ci end rtl library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity adder4 3 is port A B in std logic vector 3 downto 0 Ci in std logic S out std logic vector 3 downto 0 Co out std logic end entity architecture rtl of adder4 3 is signal C0 C1 C2 std logic component full adder is port a b in std logic ci in std logic s out std logic co out std logic end component full adder begin U0 full adder port map A 0 B 0 Ci S 0 C0 U1 full adder port map A 1 B 1 C0 S 1 C1 U2 full adder port map A 2 B 2 C1 S 2 C2 U3 full adder port map A 3 B 3 C2 S 3 Co end rtl 仿真波形图如下 仿真电路图如下 a b ci co s a b ci co s a b ci co s a b ci co s full adder U1 full adder U2 full adder U3 Ci Co A 3 0 B 3 0 S 3 0 full adder U0 由上图可知设计是正确的 5 5 三种描述方式的比较 三种描述方式的比较 这三种描述方式是从不同的角度对硬件系统进行行为和功 能的描述 行为方式描述是对整个系统数学模型的描述 并不真正考虑其实际的操作 用行为方式描述的系统结构 的程序其抽象程度高 很难直接映射到具体的逻辑元件的 实现 要想