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allegro 入门学习笔记介绍 1 开原理图文件 产生网络表 开原理图文件 产生网络表 打开原理图界面 orcad capture cis 如下图 然后进行如下操作打开原理图文件 后缀名为 dsn 开了原理图之后的界面 然后产生网络表 netlist 方法如下 选中 dsn 文件 tools create netlist 出现如下界面 直接保持默认选项 点击确定 然后出现如下窗口 点击确定 然后出现如下窗口 再继续确定 这时候会在原理图文件所在的路径里产生一个名为 allegro 的文件夹 我们需要的网络表就 存放在这个文件夹里 此时我们已经成功产生了网络表 2 打开 打开 PCB editor 导入网络表 导入网络表 打开绘图软件 如下图 我用的是 cadence 16 2 其他版本的功能界面也类似 新建一个 PCB 文件 后缀为 brd 将其命名为 test brd 选择 board 并在上方写好命名并选好保存路径 此时 名为 test brd 的 PCB 文件已经新建好了 然后导入网络表 操作如下 file import logic 出现如下界面 按照红色标记的选中 下面的 import directory 选择刚刚产生的网络表的路 径 也就是刚刚产生的 allegro 文件夹路径 设置好了之后 点击右上角的 import cadence 然后出现下面的提示 import successful 说明导入成功 此时已经成功导入了网络表到 PCB 中 3 导入元器件封装 导入元器件封装 首先可以将界面的格点显示出来 格点显示开关是这个图标 然后绘制板框 setup outlines board outline 弹出如下界面 我们将 board edge clearance 设置为 40mil 这个距离是布线边界距离板框的 最小距离 然后在空白地方画一个矩形 然后点击 OK 完成绘制 得到如下的板框 图中的黄色区域 为可布线的区域 板框绘制完成后 导入元器件封装 place quickplace 出现如下界面 然后点击 place 此时我们会看到元器件都被放置到了板框的外面 然后点击 OK 完成放置 我们可以用这个方法查看元器件是否都成功摆放 Display status 得到下面这个界面 查看 unplaced symbols 后面的 0 18 说明一共有 18 个元器件封装 还 有 0 个未
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