嵌入式CISC模型机设计

1 目录 1 课程设计题目 1 2 嵌入式 CISC 模型机数据通路框图 1 3 操作控制器的逻辑框图 1 4 模型机的指令系统和所有指令的指令格式 2 5 所有机器指令的微程序流程图或 CPU 操作流程图 3 6 操作控制器单元 4 7 嵌入式 CISC 模型计算机的顶层电路图 6 8 汇编语言源程序 6 9 机器语言源程序 7 10 机器语言程序的功能仿真波形图及结果分析 8 11 进行时序仿真是芯片的引脚分配 8 12 故障现象和故障分析 8 13 软件清单 含各个部件的 VHDL 源程序 VHD 或图形描述文件 gfd 8 13 1 ALU 单元 8 13 2 状态条件寄存器单元 11 13 3 暂存寄存器单元 12 13 4 3 选 1 数据选择器 13 13 5 5 选 1 数据选择器 14 13 6 程序计数器单元 15 13 7 地址寄存器单元 17 13 8 主存储器单元 17 13 9 指令寄存器单元 18 13 10 时序产生器单元 19 精品文档 2欢迎下载2欢迎下载 13 11 微程序控制器单元 20 13 11 1 地址转移逻辑电路 21 13 11 2 微地址寄存器 23 13 11 3 微地址转换器 25 13 11 4 控制存储器 26 13 11 5 微指令寄存器 28 13 11 6 微地址转换器 30 13 11 7 指令代码转换器 31 1 1 课程设计题目 设计一台嵌入式 CISC 模型计算机 采用定长 CPU 周期 联合控制方法 并完成一定功 能的机器语言源程序进行验证 机器语言源程序功能如下 输入 5 个有符号整数 8 位二进制补码表示 求所有正数的平方和并输出显示 2 嵌入式 CISC 模型机数据通路框图 模型机由 CISC 微处理器 地址寄存器 AR ROM 存储器组成 微处理器有算数逻辑单元 ALU 状态条件寄存器 累加器 AC 数据暂存器 R 通用寄存器 R0 R3 程序计数器 PC 指 令寄存器 IR 操作控制器和时序产生器组成 模型机数据通路如图 2 1 所示 图 2 1 模型机数据通路框图 说明 外部时钟信号上边沿有效 3 操作控制器的逻辑框图 微程序控制器主要由控制存储器 微指令寄存器和地址转移逻辑电路三大部分组成 其中微指令寄存器分为微地址寄存器和微命令寄存器两部分 微程序控制器在 T4 内形成微 指令的微地址 并访问控制存储器 在 T2 的上边沿到来时 将读出的微指令打入微指令寄 存器 即图中的微命令寄存器和微地址寄存器 微程序控制器组成原理框图如下图 3 1 所 示 精品文档 2欢迎下载2欢迎下载 图 3 1 微程序控制器组成原理框图 4 模型机的指令系统和所有指令的指令格式 为了完成求和功能 系统设计了 9 条指令 IN 输入指令 MOV 将一个数送入寄存 器 CMP 完成比较功能 JB 小于等于跳转 ADD 两数相加 DEC 自减 1 JMP 无条件跳转 MUL 两数相乘 OUT 输出 助记符号指令格式功 能 IN Rd 1 0 0 0 Rd 将数据存到 Rd 寄存器 OUT Rs1 1 1 1Rs Rs LED ADD Rs Rd1 1 0 0 Rd Rs Rd Rd CMP Rs Rd1 0 1 0RsRd Rs Rd 锁存 CY 和 ZI DEC Rd1 1 0 1 Rd Rd 1 Rd MOV Rd data1 0 0 1 Rd data data Rd 精品文档 3欢迎下载3欢迎下载 JMP addr1 1 1 0 addr addr PC JB addr1 0 1 1 addr 若小于 则 addr PC MUL Rs Rd0001RsRd Rs Rd Rd 说明 对 Rs 和 Rd 的规定 Rs 或 Rd选定的寄存器 0 0R0 0 1R1 1 0R2 1 1R3 模型机规定数据的表示采用定点整数补码表示 单字长为 8 位 其格式如下 76 5 4 3 2 1 0 符号位尾数 5 所有机器指令的微程序流程图或 CPU 操作流程图 微程序控制器的设计过程如下 1 根据指令格式和指令系统设计所有机器指令的微程序流程图 并确定每条微指令 的微地址和后继微地址 2 设计微指令格式和微指令代码表 3 设计地址转移逻辑电路 4 设计微程序控制器中的其它逻辑单元电路 包括微地址寄存器 微命令寄存器和 控制存储器 精品文档 4欢迎下载4欢迎下载 5 设计微程序控制器的顶层电路 由多个模块组成 6 操作控制器单元 1 设计微指令格式和微指令代码表 CISC 模型机系统使用的微指令采用全水平型微指令 字长为 25 位 其中微命令字段 为 17 位 P 字段为 2 位 后继微地址为 6 位 其格式如下 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 LOAD LDPC LDAR LDIR LDRi RD B RS B S1 S0 ALU B LDAC LDDR WR CS SW B LED B LDFR P1 P2 后继微地址 由微指令格式和微程序流程图编写的微指令代码表如下所示 在微指令的代码表中微 命令字段从左边到右代表的微命令信号依次为 LOAD LDPC LDAR LDIR LDRi RD B RS B S1 S0 ALU B LDAC LDDR WR CS SW B LED B LDFR 微命令字段微命令字段 微地址微地址 LOADLOADLDPCLDPCLDARLDARLDIRLDIRLDRiLDRiRD BRD BRS BRS BS1S1S0S0ALU BALU BLDACLDACLDDRLDDRWRWRCSCSSW BSW BLED BLED BLDFRLDFR P1P1P1P1 后继位地址后继位地址 0000001110011001001111000000010 0000011000010001101111000010101 0000101001011001001011010001000 0000111000111001001011000000000 0001001000001001011111000000101 0001011000011011001111100000000 0001101000001001011111000000111 0001111000111000001111000000000 0010001000111001001101000000000 精品文档 5欢迎下载5欢迎下载 0010011110011001001111000000011 0010101000010001101111000000100 0010111110011001001111001100000 0011001000010001101111000000110 0011011000001001101111000010010 0011101110011001001111000010012 0011111000010001000110000000000 0100101000111100001111000000000 0100110100011001001011000000000 0101011000001001011111000010110 0101101000111110001111000000000 1000000100011001001011000000000 1100001000011001001111000000000 2 设计地址转移逻辑电路 地址转移逻辑电路是根据微程序流程图 3 2 中的棱形框部分及多个分支微地址 利用 微地址寄存器的异步置 1 端 实现微地址的多路转移 由于微地址寄存器中的触发器异步置 1 端低电平有效 与 A4 A0 对应的异步置 1 控制信号 SE5 SE1 的逻辑表达式为 SE5 FC FZ P 2 T4 SE4 I7 P 1 T4 SE3 I6 P 1 T4 SE2 I5 P 1 T4 精品文档 6欢迎下载6欢迎下载 SE1 I4 P 1 T4 7 嵌入式 CISC 模型计算机的顶层电路图 在 MAX plus 下设计的 CISC 模型机的顶层电路图如下图 7 1 所示 图 7 1 嵌入式 CISC 模型计算机的顶层电路图 8 汇编语言源程序 MOV R1 0 R1 置为 0 保存累加结果 MOV R2 0 R2 置为 0 判输入数据正负性 计输入数据的次数 MOV R3 5 R3 置为 5 计输入次数 L1 IN R0 外部输入数据存到 R0 DEC R3 R3 减 1 CMP R2 R0 比较 R2 和 R0 的大小 JB L2 若 R2 小于 R0 则跳转 L2 精品文档 7欢迎下载7欢迎下载 CMP R2 R3 判断次数 若不到 5 次返回 L1 JB L1 跳转到 L1 JMP L3 若次数达到 5 次 跳转到 L3 输出结果 程序结束 L2 MUL R0 R0 R0 大于 0 做平方运算 存到 R0 中 ADD R0 R1 R1 用来存累加结果的 故将 R0 中的平方和 R1 的值相加 CMP R2 R3 判断次数 若不到 5 次返回 L1 JB L1 跳转到 L1 L3 OUT R1 将正数的平方和输出 9 机器语言源程序 根据设计的指令格式 将汇编语言源程序手工转换成机器语言源程序 并将其设计到 模型机中的 ROM 中去 与汇编语言源程序对应的机器语言源程序如下 助记符 地址 十六进制 机器代码 功能 MOV1 R0 0 00 10010001 00H R0 01 00000000 MOV1 R1 0 02 10010010 00H R1 03 00000000 MOV1 R2 5 04 10010011 05H R2 05 00000101 L1 IN R0 06 10000000 SW R0 DEC R3 07 11010011 R0 1 R3 CMP R2 R0 08 10101000 R2 R0 JB L2 09 10110000 若小于 L2 PC 精品文档 8欢迎下载8欢迎下载 0A 00010000 CMP R2 R3 0B 10101011 R2 R3 JB L1 0C 10110000 L1 PC OD 00000110 JMP L3 0E 11100000 L3 PC 0F 00010101 L2 MUL R0 R0 10 00010000 R0 R0 R0 ADD R0 R1 11 11000001 R0 R1 R1 CMP R2 R3 12 10101011 R2 R3 JB L1 13 10110000 L1 PC 14 00000110 L3 OUT R1 15 11110100 R1 LED 10 机器语言程序的功能仿真波形图及结果分析 结果分析 输入的整数依次为 01H FFH 01H 02H FFH 结果输出 06H 计算结果与事实相符 程序正确执行 11 进行时序仿真是芯片的引脚分配 在进行仿真时主要的引脚分配为 精品文档 9欢迎下载9欢迎下载 PCARIRCROMR0R1R2R3MUX1MUX2ALUPSWROM 2623225151617182830231 12 故障现象和故障分析 1 CMP 指令一开始设为 CMP R0 R2 导致结果出错 原来 JB 指令是小于等于的时候跳 转 所以导致结果取反 之后将 CMP 指令改为 CMP R2 R0 结果程序正确 2 微程序控制器中采用全水平微指令 在设计 AC DR Rd 指令时忘记设计 S0 S1 为 1 1 即控制为乘法时 变成了加法 导致结果出错 在仿真时发现结果不对 算的是加法 然后通过修改为乘法 结果正确 13 软件清单 含各个部件的 VHDL 源程序 VHD 或图形描述文件 gfd 13 1 ALU 单元 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC ARITH ALL USE IEEE STD LOGIC SIGNED ALL 有符号型 ENTITY ALU IS PORT A IN STD LOGIC VECTOR 7 DOWNTO 0 精品文档 10欢迎下载10欢迎下载 B IN STD LOGIC VECTOR 7 DOWNTO 0 S1 S0 IN STD LOGIC BCDOUT OUT STD LOGIC VECTOR 7 DOWNTO 0 CY ZI OUT STD LOGIC END ALU ARCHITECTURE A OF ALU IS SIGNAL AA BB TEMP STD LOGIC VECTOR 8 DOWNTO 0 BEGIN PROCESS S1 S0 BEGIN IF S1 0 AND S0 0 THEN 加法 AA 0 BB 0 TEMP AA BB BCDOUT TEMP 7 DOWNTO 0 CY TEMP 8 IF TEMP 100000000 OR TEMP 000000000 THEN ZI 1 ELSE ZI 0 精品文档 11欢迎下载11欢迎下载 END IF ELSIF S1 0 AND S0 1 THEN 减法 BCDOUT A B IF A B THEN CY 1 ZI 0 ELSIF A B THEN Y 0 ZI 1 ELSE CY 0 ZI 0 END IF ELSIF S1 1 AND S0 1 THEN 乘法 AA 0 BB 0 TEMP AA BB BCDOUT TEMP 7 DOWNTO 0 CY TEMP 8 IF TEMP 100000000 OR TEMP 000000000 THEN ZI 1 精品文档 12欢迎下载12欢迎下载 ELSE ZI 0 END IF ELSIF S1 1 AND S0 0 THEN 自减 1 AA 0 TEMP AA 1 BCDOUT TEMP 7 DOWNTO 0 CY TEMP 8 IF TEMP 100000000 OR TEMP 000000000 THEN ZI 1 ELSE ZI 0 END IF ELSE BCDOUT 00000000 CY 0 ZI 0 END IF END PROCESS END A 精品文档 13欢迎下载13欢迎下载 13 2 状态条件寄存器单元 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY LS74 IS PORT LDFR IN STD LOGIC CY ZI IN STD LOGIC FC FZ OUT STD LOGIC END LS74 状态寄存器 ARCHITECTURE A OF LS74 IS BEGIN PROCESS LDFR BEGIN IF LDFR EVENT AND LDFR 1 THEN FC CY 精品文档 14欢迎下载14欢迎下载 FZ ZI END IF END PROCESS END A 13 3 暂存寄存器单元 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY LS273 IS PORT D IN STD LOGIC VECTOR 7 DOWNTO 0 CLK IN STD LOGIC O OUT STD LOGIC VECTOR 7 DOWNTO 0 END LS273 通用寄存器 ARCHITECTURE A OF LS273 IS BEGIN PROCESS CLK 精品文档 15欢迎下载15欢迎下载 BEGIN IF CLK EVENT AND CLK 1 THEN O D END IF END PROCESS END A 13 4 3 选 1 数据选择器 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY MUX3 IS PORT ID IN STD LOGIC VECTOR 7 DOWNTO 0 SW B CS IN STD LOGIC N1 N2 IN STD LOGIC VECTOR 7 DOWNTO 0 EW OUT STD LOGIC VECTOR 7 DOWNTO 0 精品文档 16欢迎下载16欢迎下载 END MUX3 3 选 1 数据选择器单元 ARCHITECTURE A OF MUX3 IS BEGIN PROCESS SW B CS BEGIN IF SW B 0 THEN EW ID 从输入设备输入数据 ELSIF CS 0 THEN EW N2 将 ROM 中读出的指令代码送入内部数据通路 ELSE EW N1 将 5 选 1 多路选择器的输出送入内部数据通路 END IF END PROCESS END A 精品文档 17欢迎下载17欢迎下载 13 5 5 选 1 数据选择器 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY MUX5 IS PORT C D E F G IN STD LOGIC X1 X2 X3 X4 x5 IN STD LOGIC VECTOR 7 DOWNTO 0 W out STD LOGIC VECTOR 7 DOWNTO 0 END MUX5 5 选 1 数据选择器单元 ARCHITECTURE A OF MUX5 IS 精品文档 18欢迎下载18欢迎下载 SIGNAL SEL STD LOGIC VECTOR 4 DOWNTO 0 BEGIN SEL G PROCESS SEL BEGIN IF SEL 11110 THEN 输出 R0 的内容 W X1 ELSIF SEL 11101 THEN 输出 R1 的内容 W X2 ELSIF SEL 11011 THEN 输出 R2 的内容 W X3 ELSIF SEL 10111 THEN 输出 R3 的内容 W X4 ELSIF SEL 01111 THEN 输出 ALU 的内容 W X5 ELSE null END IF END PROCESS END A 精品文档 19欢迎下载19欢迎下载 13 6 程序计数器单元 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC ARITH ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY PC IS PORT LOAD LDPC CLR IN STD LOGIC D IN STD LOGIC VECTOR 7 DOWNTO 0 O OUT STD LOGIC VECTOR 7 DOWNTO 0 END PC 程序计数器 ARCHITECTURE A OF PC IS SIGNAL QOUT STD LOGIC VECTOR 7 DOWNTO 0 BEGIN PROCESS LDPC CLR LOAD 精品文档 20欢迎下载20欢迎下载 BEGIN IF CLR 0 THEN QOUT 00000000 将 pc 清 0 ELSIF LDPC EVENT AND LDPC 1 THEN IF LOAD 0 THEN QOUT D 将数据总线的内容送入 pc ELSE QOUT QOUT 1 PC 1 END IF END IF END PROCESS O QOUT END A 13 7 地址寄存器单元 精品文档 21欢迎下载21欢迎下载 13 8 主存储器单元 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC ARITH ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY ROM16 IS PORT DOUT OUT STD LOGIC VECTOR 7 DOWNTO 0 ADDR IN STD LOGIC VECTOR 7 DOWNTO 0 CS IN STD LOGIC END ROM16 主存储器单元 ROM16 ARCHITECTURE A OF ROM16 IS BEGIN DOUT 10010001 WHEN ADDR 00000000 AND CS 0 ELSE MOV R1 00 00000000 WHEN ADDR 00000001 AND CS 0 ELSE 10010010 WHEN ADDR 00000010 AND CS 0 ELSE MOV R2 00 精品文档 22欢迎下载22欢迎下载 00000000 WHEN ADDR 00000011 AND CS 0 ELSE 10010011 WHEN ADDR 00000100 AND CS 0 ELSE MOV R3 05 00000101 WHEN ADDR 00000101 AND CS 0 ELSE 10000000 WHEN ADDR 00000110 AND CS 0 ELSE L1 IN R0 11010011 WHEN ADDR 00000111 AND CS 0 ELSE DEC R3 10101000 WHEN ADDR 00001000 AND CS 0 ELSE CMP R2 R0 10110000 WHEN ADDR 00001001 AND CS 0 ELSE JB L2 00010000 WHEN ADDR 00001010 AND CS 0 ELSE 10101011 WHEN ADDR 00001011 AND CS 0 ELSE CMP R2 R3 10110000 WHEN ADDR 00001100 AND CS 0 ELSE JB L1 00000110 WHEN ADDR 00001101 AND CS 0 ELSE 11100000 WHEN ADDR 00001110 AND CS 0 ELSE JMP L3 00010101 WHEN ADDR 00001111 AND CS 0 ELSE 00010000 WHEN ADDR 00010000 AND CS 0 ELSE L2 MUL R0 R0 11000001 WHEN ADDR 00010001 AND CS 0 ELSE ADD R0 R1 10101011 WHEN ADDR 00010010 AND CS 0 ELSE CMP R2 R3 10110000 WHEN ADDR 00010011 AND CS 0 ELSE JB L1 00000110 WHEN ADDR 00010100 AND CS 0 ELSE 11110100 WHEN ADDR 00010101 AND CS 0 ELSE L3 OUT1 R1 00000000 END A 精品文档 23欢迎下载23欢迎下载 13 9 指令寄存器单元 13 10 时序产生器单元 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC ARITH ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY COUNTER IS PORT Q CLR IN STD LOGIC T2 T3 T4 OUT STD LOGIC END COUNTER 时序产生器单元 精品文档 24欢迎下载24欢迎下载 ARCHITECTURE A OF COUNTER IS SIGNAL X STD LOGIC VECTOR 1 DOWNTO 0 BEGIN PROCESS Q CLR BEGIN IF CLR 0 THEN T2 0 T3 0 T4 0 X 00 ELSIF Q EVENT AND Q 1 THEN 当出现时钟 Q 上边沿时 计数器的值 X 1 X X 1 由当前值 X 译码后产生节拍脉冲信号 T2 T3 T4 T2 NOT X 1 AND X 0 T3 X 1 AND NOT X 0 T4 X 1 AND X 0 END IF END PROCESS END A 精品文档 25欢迎下载25欢迎下载 13 11 微程序控制器单元 微程序控制器单元 精品文档 26欢迎下载26欢迎下载 微程序控制器的内部结构 13 11 1 13 11 1 地址转移逻辑电路地址转移逻辑电路 精品文档 27欢迎下载27欢迎下载 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY ADDR IS PORT I7 I6 I5 I4 IN STD LOGIC FZ FC T4 P1 P2 IN STD LOGIC SE6 SE5 SE4 SE3 SE2 SE1 OUT STD LOGIC END ADDR 地址转移逻辑电路 ARCHITECTURE A OF ADDR IS BEGIN SE6 1 SE5 NOT NOT FC OR FZ AND P2 AND T4 SE4 NOT I7 AND P1 AND T4 SE3 NOT I6 AND P1 AND T4 SE2 NOT I5 AND P1 AND T4 SE1 NOT I4 AND P1 AND T4 END A 精品文档 28欢迎下载28欢迎下载 13 11 2 13 11 2 微地址寄存器微地址寄存器 精品文档 29欢迎下载29欢迎下载 微地址寄存器内部结构 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY MMM IS PORT SE IN STD LOGIC T2 IN STD LOGIC D IN STD LOGIC CLR IN STD LOGIC UA OUT STD LOGIC END MMM 带有异步清零和异步置一功能的触发器 由多个 mmm 组成微地址寄存器 aa 精品文档 30欢迎下载30欢迎下载 ARCHITECTURE A OF MMM IS BEGIN PROCESS CLR SE T2 BEGIN IF CLR 0 THEN UA 0 ELSIF SE 0 THEN UA 1 ELSIF T2 EVENT AND T2 1 THEN UA D END IF END PROCESS END A 13 11 3 13 11 3 微地址转换器微地址转换器 精品文档 31欢迎下载31欢迎下载 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY F1 IS PORT UA5 UA4 UA3 UA2 UA1 UA0 IN STD LOGIC D OUT STD LOGIC VECTOR 5 DOWNTO 0 END F1 微地址转换器 ARCHITECTURE A OF F1 IS BEGIN D 5 UA5 D 4 UA4 D 3 UA3 D 2 UA2 D 1 UA1 D 0 DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT 1110011001001111000000010 END CASE UA 5 DOWNTO 0 DATAOUT 5 DOWNTO 0 D 18 DOWNTO 0 DATAOUT 24 DOWNTO 6 END PROCESS END A 13 11 5 13 11 5 微指令寄存器微指令寄存器 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC ARITH ALL 精品文档 35欢迎下载35欢迎下载 USE IEEE STD LOGIC UNSIGNED ALL ENTITY MCOMMAND IS PORT T2 T3 T4 I3 I2 I1 I0 IN STD LOGIC O IN STD LOGIC VECTOR 18 DOWNTO 0 P1 P2 LOAD LDPC LDAR LDIR LDR0 LDR1 LDR2 LDR3 R0 B R1 B R2 B R3 B S1 S0 A LU B LDAC LDDR WR CS SW B LED B LDFR OUT STD LOGIC END MCOMMAND 微地址寄存器 ARCHITECTURE A OF MCOMMAND IS SIGNAL DATAOUT STD LOGIC VECTOR 18 DOWNTO 0 BEGIN PROCESS T2 BEGIN IF T2 EVENT AND T2 1 THEN DATAOUT 18 DOWNTO 0 O 18 DOWNTO 0 END IF P2 DATAOUT 0 P1 DATAOUT 1 LDFR DATAOUT 2 AND T4 精品文档 36欢迎下载36欢迎下载 LED B DAT