第4章 主存储器

第4章主存储器 本章要点 4 1主存储器处于全机中心地位4 2主存储器分类4 3主存储器的主要技术指标4 4主存储器的基本操作 重点 4 5读 写存储器 RAM 重点 4 6非易失性半导体存储器4 7DRAM的研制与发展4 8半导体存储器的组成与控制 重点 难点 4 1主存储器处于全机中心地位 当前计算机正在执行的程序和数据均存放在存储器中 DMA 直接存储器存取 技术和输入 输出通道技术 在存储器与输入 输出系统之间直接传送数据 共享存储器的多处理机 利用存储器存放共享数据 并实现处理机之间的通信 4 2主存储器分类 目前的计算机主存储器都使用半导体存储器 类型有 RAM 随机存储器 又称可读写存储器 动态RAM静态RAMROM 只读存储器 PROM 可编程序的只读存储器 EPROM 可擦除可编程序只读存储器 EEPROM 可用电擦除的可编程序只读存储器 FlashMemory 快闪存储器 可以整块擦除 也可局部擦除 上述各种存储器中 RAM为 易失性存储器 其余的称为 非易失性存储器 断电以后信息不会丢失 4 3主存储器的主要技术指标 主存储器的主要技术指标为 容量 存取时间 存储周期 1 容量计算机可寻址的最小单位是一个存储字 一个存储字所包括的二进制位数称为字长 一个字节 Byte 为8个二进制位 bit 一个字可以由若干字节组成 有些计算机可以按 字节 寻址 这种机器称为 字节可寻址 计算机 以字或字节为单位来表示主存储器存储单元的总数 就得到了主存储器的容量 单位 b B KB MB GB 主存储器的主要技术指标 2 存储器存取 访问时间 MemoryAccessTime 启动一次存储器操作到完成该操作所经历的时间 3 存储周期时间 MemoryCycleTime 连续启动两次独立的存储器操作 例如连续两次读操作 所需间隔的最小时间 注意 通常存储周期略大于存取时间 具有合适价格的主存储器能提供信息的速度总跟不上CPU的处理速度 4 4主存储器的基本操作 读操作 存储器 CPUCPU把信息字的地址送到AR 经地址总线送往主存储器 CPU发读 Read 命令 CPU等待主存储器的Ready回答信号 Ready为1 表示信息已读出经数据总线 送入DR 写操作 CPU 存储器CPU把信息字的地址送到AR 经地址总线送往主存储器 并将信息字送往DR CPU发写 Write 命令 CPU等待主存储器的Ready回答信号 Ready为1 表示信息已从DR经数据总线写入主存储器 读 写 Ready n k 地址总线 数据总线 控制总线 CPU AR DR 主存储器 CPU和主存之间采用异步工作方式以ready信号表示一次操作的结束 4 5读 写存储器 RAM 半导体随机存储器 半导体读 写存储器有静态存储器 SRAM 和动态存储器 DRAM 两种 SRAM利用双稳态触发器来保存信息 只要不断电 信息就不会丢失 DRAM利用MOS电容存储电荷来保存信息 使用时需不断给电容充电才能使信息保持 SRAM的集成度低 功耗较大 速度高 价格贵 一般只用于CPU的一级和二级缓存 DRAM的集成度高 功耗小 主要用于大容量存储器 主存 基本存储元是组成存储器的基础和核心 它用来存储一位二进制信息0或1 静态存储器的存储单元如图4 2所示 它由6个MOS管组成一个双稳态触发器 T3T4为负载管 T1T2为工作管 其他为控制管 图4 2六管NMOS静态存储单元结构 1 静态存储器 SRAM 1 NMOS管基本工作原理 基本存储元是组成存储器的基础和核心 它用来存储一位二进制信息0或1 静态存储器的存储单元如图4 2所示 它由6个MOS管组成一个双稳态触发器 T2T3为负载管 T1T4为工作管 其他为控制管 图4 2六管NMOS静态存储单元结构 1 静态存储器 SRAM 1 1 静态存储器 SRAM 2 6管SRAM中存储单元由T1 T6构成 其中T1 T2和T3 T4是两个反相器 二者首位相接 构成双稳态触发器 可存储一位二值信息 T5 T6两只门控管相当于模拟开关 它们的栅极接到字线上 存储单元T5 T6通过与数据线相连 由字选择线 行地址译码器输出Xi 控制该单元是否被选中 T7 T8的开关状态控制位线与输入 输出缓冲器间是否接通 它们的开关状态受列译码器输出Yj控制 当字选择线Xi为低电平时 T5 T6截止 该单元与位线断开 单元未被选中 状态保持不变 当字选择线为高电平时 T5 T6导通 该单元被选中 如要读出数据 Xi Yj 1 并且R W 1 触发器的状态通过T6 T8 A1送至I O口 实现了数据的读出 如若单元原状态为 即B点为高电位 则Bj也为高 进而D也为高 它通过A1 使I O为高 即实现读出 1 操作 1 静态存储器 SRAM 3 注意 假定T4导通 即A点为低电位 T1截止 即B点为高电位 表示单元处于 1 态 如要写入数据 Yj为高电平 T7 T8导通 读 写控制R W 0 使加到I O口的数据通过A2 A3 T7 T8和T5 T6分别加至T1 T2的栅极 强迫存储单元翻转到所需状态 实现了数据写入 如写入 则D Bj 进而A点为低电位 B点为高电位 从而实现写 1 操作 注意 假定T4导通 即A点为低电位 T1截止 即B点为高电位 表示单元处于 1 态 1 静态存储器 SRAM 4 16 1位静态存储器的结构图 用16个六管NMOS静态存储单元排成 矩阵 构成16 1位静态存储器 1K静态存储器框图 静态存储器的主要技术参数 读周期地址读数时间t片选读时间t片选禁止到输出的传输延迟时间tP地址对片选的建立时间t aAdr aCS LHCS Dout SUAdr CS 静态存储器的主要技术参数 写周期地址对写允许WE的建立时间t地址对写允许WE的保持时间t片选对写控制的建立时间t片选对写控制的保持时间t输入数据对写允许的建立时间t数据对写允许的保持时间t最小写允许宽度t SUAdr hAdr SUCS hCS SUDin hDIN WWE 2 动态存储器 DRAM 1 基本原理 动态存储单元是利用MOS管栅极电容的电荷存储功能 如将栅极电容储存电荷的状态设定为 1 则不存电荷时为 0 由于栅极电容的容量小 所以存储电荷量小 并且由于漏电流的存在 致使信号保存时间短 为防止信号丢失 必须定时刷新 给栅极电容补充电荷 这项工作是由内部读出与回写操作实现的 所以动态RAM必须配备刷新电路 因而动态RAM通常只用于大规模存储器 2 动态存储器 DRAM 2 图4 7三管存储单元电路图 三管存储单元 读出时 读出数据线充电至高位 然后读出选择线来高电位 T3导通若C上存有电荷 则T2导通 读出电压为地电平 若C上没存电荷 则T2截止 读出电压为高电平 写入时 在写入选择线上加高电位 则T1导通 在写入数据线上加写入信号 那么C随写入信号而充电或放电 若T1截止 则C的电压保持不变 三管单元布线复杂 原件多 但稳定 2 动态存储器 DRAM 3 写入 字线为高电平 T导通 写1 数据线为低电平 VDD通过T对Cs充电写0 数据线为高电平 Cs通过T放电读出 数据线预充电至高电平 当字线出现高电平后 T导通 若原来Cs充有电荷 则Cs放电 使数据线电位下降 经读出放大器后 读出为1 若原来Cs上无电荷 则数据线无电位变化 放大器无输出 读出为0 读出后 若原来Cs充有电荷也被放掉了 和没有充电一样 因此读出是破坏性的 故读出后要立即对单元进行 重写 以恢复原信息 单管存储单元 图4 8单管存储单元线路图 2 动态存储器 DRAM 4 单管存储单元的优点 线路简单 单元占用面积小 速度快 单管存储单元的缺点 读出是破坏性的 读出后要立即对单元进行 重写 单元读出信号很小 要求有高灵敏度的读出放大器 再生 DRAM是通过电容的充电来保存信息的 但漏电阻的存在 其电荷会逐渐漏掉 从而使存储的信息丢失 因此 必须在电荷漏掉以前就进行充电 这一充电过程称为再生 或称为刷新 动态存储器的工作方式 自学 读工作方式写工作方式读 改写工作方式在一个RAS 行地址选通信号 周期内 先读出某一单元内容 然后再把新数据改写进该单元 页面工作方式保持行地址为低 改变列地址 实现对某一行的读写 可减少两次输入地址带来的访问延迟 访问速度提高2到3倍 再生 刷新 工作方式 3 RAM存储器的组成 重点 RAM存储器的组成 存储体 存储单元的集合 通常用X选择线 行线 和Y选择线 列线 的交叉来选择所需要的单元 地址译码器 将用二进制代码表示的地址转换成输出端的高电位 用来驱动相应的读写电路 以便选择所要访问的存储单元 地址译码有两种方式 1 单译码方式 一维地址译码方式 字选法 1 结构 A 存储容量 行 b列 B 存储器的地址不分组 只用一组地址译码器 2 字结构是2度存储器 只需使用具有两个功能端的基本存储电路 字线和位线 3 优点 结构简单 速度快 适用于小容量存储器 4 缺点 外围电路多 成本昂贵 结构不合理结构 1 单译码方式 一维地址译码方式 字选法 2 双译码方式 二维地址译码 1 结构 A 容量 N 字 b 位 的RAM 把每个字的同一位组织在一个存储片上 每片是N 1 再把b片并列连接 组成一个N b的存储体 就构成一个位结构的存储器 B 在每一个N 1存储片中 字数 被当作基本存储电路的个数 若把N n个基本存储电路排列成Nx行与Ny列的存储阵列 把CPU送来的n位选择地址按行和列两个方向划分成nx和ny两组 经行和列方向译码器 分别选择驱动行线 与列线 C 采用双译码结构 可以减少选择线的数目 2 三度存储器 三个功能端3 优点 驱动电路节省 结构合理 适用于大容量存储器 2 双译码方式 二维地址译码 双译码方式地址译码器结构简单 连线少 思考 1K 4存储器芯片 采用单译码字选方式时芯片内共需要多少根字选线 4096 1的存储芯片内部可排列成64 64的矩阵 采用双译码方式时芯片内共需要多少根选择线 DRAM与SRAM的比较 DRAM每片容量大 引脚少 价格低 功耗低 但速度低 须再生 DRAM一般用作计算机的主存储器 SRAM速度快 价格较高 一般用作容量不大的高速存储器 4 6非易失性半导体存储器 只读存储器 ROM 掩膜式ROM 由芯片制造商在制造时写入内容 可编程序的只读存储器 PROM 有熔丝式PROM 刚出厂的产品熔丝是全部接通的 使用前 用户根据需要断开某些单元的熔丝 写入 可擦除可编程序的只读存储器 EPROM 产品出厂时 所有存储单元都不导通 当浮置栅注入电子后 存储单元将通导 当芯片用紫外线照射后 浮置栅上的电子将逸散 即整体擦除 可用电擦除的可编程序的只读存储器 E2PROM 编程原理和EPROM同 但读写操作可按每个位或每字节进行 类似于SRAM 但每字节的写入周期要几毫秒 寿命为10万次 快闪存储器 FlashMemory 用电擦除 但只能整体擦除或分区擦除 存储器的主要应用 存储器应用SRAMcache 高速缓冲存储器 DRAM计算机主存储器ROM固定程序 微程序控制存储器 字库PROM用户自编程序 用于工业控制机或电器中EPROM用户编写并可修改程序或产品试制阶段试编程序E2PROMIC卡上存储信息FlashMemory固态盘 IC卡 4 7DRAM的研制与发展 1 增强型DRAM EDRAM 异步 EDRAM的存取时间和周期时间比普通DRAM减少一半 片内集成了小容量SRAM SRAM中保存的是最后一次读操作所在行的全部内容 CacheDRAM CDRAM 异步 有比EDRAM更大的SRAM SRAM能作为真正的Cache使用 SRAM也可以用作支持串行存取数据块的缓冲器 内存的发展简史 EDODRAM 异步 普通DRAM 输入行地址和列地址后必须等待电路稳定 才能有效的读写数据 等待读 写周期完成后才能输入下一个地址 而EDO在读出放大器之后 增加一个锁存器 于是在整个CAS 列地址选通信号 周期都能有效输出数据 因此 EDO不必等待当前的读 写周期完成即可启动下一个读 写周期 同步DRAM SDRAM 典型的DRAM是异步工作的 CPU送出地址和控制信号到存储器后 要等待存储器的Ready信号的返回 才能继续工作 而SDRAM与CPU之间的数据传送是同步的 CPU送地址和控制命令到SDRAM 由SDRAM锁存 至SDRAM完成操作的时间是已知的 在此其间CPU可进行其他工作 而不必等待 4 7DRAM的研制与发展 2 RambusDRAM RDRAM RDRAM采用垂直封装 装配非常紧凑 它与CPU之间传送数据是通过专用的RDRAM总线进行的 除了开始传送需要较大存取时间 以后可达到500Mb s的传输率 集成随机存储器 IRAM 习惯上所说的RAM条 包括存储单元阵列 刷新逻辑 裁决逻辑 地址分时 控制逻辑及时序等 IRAM将上述内容集成在一个芯片内 还附加有测试电路 ASICDRAM根据用户需求而设计的专用存储器芯片 例VideoMemory 双端口存储器 DDRSDRAM 双倍速率SDRAM 4 7DRAM的研制与发展 3 DDR2 DDR3 4 8半导体存储器的组成与控制 当一个存储器芯片的容量规格不能满足主存系统容量规格的要求时 需要用多个芯片来构成主存系统 即对存储体进行扩展 容量扩展方式 位扩展 字扩展 字位同时扩展 1 存储器容量扩展 1 位扩展 只在位数方向扩展 加大字长 而芯片的字数和存储器的字数是一致的 连接方式 各存储芯片的地址线 片选线和读 写线并联各片的数据线单独列出 图4 18位扩展连接方式 例 用64K 1的SRAM芯片组成64K 8的存储器 扩展条件 设目标容量为M字 N位 存储器芯片容量为m字 n位 M m N n 则需要的存储器芯片数 N n 仅在字数方向扩展 位数不变 2 字扩展 连接方式 各芯片的地址线 数据线 读 写线并联由片选信号来区分各个芯片 在同一时间内4个芯片中最多只有一个芯片被选中 图4 19字扩展连接方式 例 用16K 8的SRAM芯片组成64K 8存储器 在同一时间内4个芯片中最多只有一个芯片被选中 这4片SRAM芯片的地址分配为 实际存储器往往需要字向和位向同时扩充 一个存储器的容量为M N位 若使用L K位存储器芯片 那么共需要个存储器芯片 图4 20是用1K 4位芯片扩展成4K 8位存储器的线路连接 3 字位扩展 Intel2114是一种1K 4的静态RAM存储器芯片 图4 20静态存储器芯片与CPU的连接 例 用8K 4芯片组成16K 8存储器 扩展条件 目标容量为M字 N位 存储器芯片容量为m字 n位 M m N n 则需要的存储器芯片数 M m N n 2 存储芯片的地址分配和片选 片选 选择存储器芯片 由高位地址决定 字选 从存储器芯片中选择相应的存储单元 由CPU送出的N条低位地址线完成 N log2M片选信号的产生方法常见的有 线选法 全地址译码 部分地址译码 1 线选法将高位地址线直接 或经过反相器 分别连接至各芯片的片选端 当某地址线为 0 时 就选中与之对应的芯片 假设片选信号是低电平有效 特点 选择芯片不需外加逻辑电路 线路简单 但仅适合芯片较少的场合 且不能充分利用系统的存储器空间 例 用2K 8的存储器芯片构成8K 8的存储器系统 假设地址总线有20位 片选可采用线选法 各芯片的地址分配 注意 片选地址线只能有一位有效 不能同时多位有效 3 存储控制 在存储器中 往往需要增设附加电路 这些附加电路包括地址多路转换线路 地址选通 刷新逻辑 以及读 写控制逻辑等 在大容量存储器芯片中 为了减少芯片地址线引出端数目 将地址码分两次送到存储器芯片 因此芯片地址线引出端减少到地址码的一半 刷新逻辑是为动态MOS随机存储器的刷新准备的 通过定时刷新 保证动态MOS存储器的信息不致丢失 动态存储器的刷新 刷新 在存储电荷要消失但还没消失到使信息不能辨认之前 给电容器上充电以补充原来丢失的电荷 使信息再生 恢复原信息 刷新周期 间隔 从上一次对整个存储器刷新结束到下一次依次对整个存储器全部刷新一遍为止所需要的时间 DRAM记忆单元中电容信息可保持的时间决定了两次刷新操作的时间间隔 在这段时间内必须将所有存储单元都刷新一遍 目前一般芯片的最大刷新间隔为2ms 动态存储器的刷新方式 1 集中式刷新在一个刷新周期内 利用一段固定的时间 依次对存储器的所有行逐一再生 在此期间停止对存储器的读和写 例 存储器有1024行 系统工作时间为500ns RAM刷新周期为2ms 这样 一个刷新周期内共有4000个工作周期 其中用于再生为32个工作周期 用于读和写为3968个工作周期 动态存储器的刷新方式 1 集中式刷新在允许的最大刷新间隔内 按照存储芯片容量的大小集中安排若干个刷新周期 刷新时停止读写操作 刷新时间 存储矩阵行数 刷新周期 注意 这里刷新周期是指刷新一行所需要的时间 由于刷新过程就是 假读 的过程 所以刷新周期等于存取周期 优点 在读 写时不受刷新的影响 读 写速度较高缺点 刷新时必须停止读 写操作 形成一段 死区 适用于高速存储器 动态存储器的刷新方式 2 分布式刷新采取在2ms时间内分散地将1024行刷新一遍的方法 具体做法是将刷新周期除以行数 得到两次刷新操作的时间间隔t 利用逻辑电路每隔时间t产生一次刷新请求 上例中 2ms除以1024等于1953ns 即每隔1953ns产