第8讲_主存储器

计算机组成原理 PrinciplesofComputerOrganization 广义双语教学课程 http 211 64 192 109 skyclass25 青岛理工大学校级精品课程 第4章主存储器 Chapter4MainMemory Awordinmemoryisanentityofbitsthatmoveinandoutofstorageasaunit Amemorywordisagroupof1 sand0 sandmayrepresentanumber aninstructioncode oneormorealphanumericcharacters oranyotherbinary codedinformation Agroupofeightbitsiscalledabyte 随机 读写 存储器RandomAccessMemory RAM 只读存储器ReadOnlyMemory ROM PROM可编程序只读存储器 掩膜ROM EPROM可擦除的可编程序只读存储器 E2PROM电可擦除的可编程序只读存储器 FlashMemory快闪存储器 电可擦除 保存信息的原理 SRAM 触发器 DRAM MOS管的栅极电容 现代计算机的主存储器都是半导体存储器IC 半导体RAM在断电后数据会丢失 属于易失性 Volatile 存储器 只读存储器属于非易失性 Non volatile 存储器 4 1主存储器分类 技术指标和基本操作 主存储器的可寻址的最小信息单位是1个存储字 存储单元 1 存储容量MemorySize Capacity 1M 220 1024K 210K1G 230 1024M 210M1T 240 210G 存储器的容量通常表示为 m字 k位 例如 1个4096 32的存储器芯片的容量就是16KB 存储单元MemoryLocation 可寻址单元AddressableLocation 地址空间AddressSpace CPU的地址线 容量单位 字节Byte 字Word 位bit 1Byte 8bit 主存储器的主要技术指标 主存储器容量SM W l m 存储器字长 每个存储体的字数 并行工作的存储体个数 主存储器用于暂时存储CPU当前正在使用的指令和数据 2 存取速度 存取时间Ta 访问时间 MemoryAccessTime 由系统规定 取决于存储器芯片 从启动一次存储器操作到完成该操作所经历的时间 存储周期Tm 读写周期 MemoryCycleTime 连续启动2次独立的存储器操作所间隔的最小时间 一般Tm Ta Bm是存储器被连续访问时可以提供的数据传输率 bit s 主存带宽Bm 提高主存带宽的措施 缩短存取周期 增加存储字长W 增加存储体 Bm W Tm 当总线宽度w与存储器字长W不一致时 Bm w Tm 主存储器的基本操作 主存储器的读写时序 1 存储器读的时序 处理器把要访问的存储单元地址送上地址总线 发存储器读命令 被选中的存储器芯片对地址译码 打开三态门将选中的单元内容送上数据总线DB 处理器从DB读入数据 2 存储器写的时序 处理器把要访问的存储单元地址送上地址总线AB 把要写的数据送上数据总线DB 发存储器写命令 被选中的存储器芯片对地址译码 将DB上的数据写入选中的存储单元 存储器芯片内部 地Y0址Y1译Y2码Y3器 存储单元00 存储单元01 存储单元10 存储单元11 A0 A1 行地址译码 列地址译码 读写控制 RowAddress ColumnAddress 4 4存储矩阵 00 01 10 11 11 10 01 00 三态输出 地址线条数N 可寻址2N单元 半导体存储器芯片 存储器芯片外部 符号 引脚 SRAM芯片 ROM PROM EPROM E2PROM 芯片 常见 8 4 常见 8 4 4存储器的组成与控制 单个存储器芯片的容量往往不能满足需要 用存储器容量的扩展技术实现所要求容量的存储器 1 位扩展 2 字扩展 存储器芯片的位数K小于所设计的存储器的位数N 存储器芯片的字数小于所设计的存储器的要求 用L字 K位的存储器芯片构成L字 N位的存储器 用L字 K位的存储器芯片构成M字 K位的存储器 存储器芯片数 N K 存储器芯片数 M L 4 与处理器连接 如果处理器有等控制线 在产生片选信号时必须用到 要连接处理器的全部地址线和数据线 存储系统一定是既有RAM又有ROM 3 字位扩展 存储器芯片的字数和位数都小于所设计的存储器的要求 用L字 K位的存储器芯片构成M字 N位的存储器 需要 M L N K 个存储器芯片 Themainmemoryisthecentralstorageunitinacomputersystem 存储器容量的扩展 1 位扩展 例1 用64K 4的RAM芯片构成64K 8的存储器 存储器芯片的地址线 片选线 读写控制线并联 数据线分别引出 2 字扩展 例2 用512 4位的RAM芯片构成2k 4位的存储器 将各个存储器芯片的地址线 数据线 读写控制线并联 由片选线区分每个芯片的地址范围 3 字位扩展 用L字 K位的存储器芯片构成M N的存储器 需要 M L N K 个存储器芯片 片选信号由高位地址译码产生 低位地址直接与存储器芯片的地址线连接 例3 用1K 4位的RAM芯片构成2K 8位的RAM RAMandROMareconnectedtoaCPUthroughthedataandaddressbuses Thelow orderlinesintheaddressbusselectthebytewithinthechipsandotherlinesintheaddressbusselectaparticularchipthroughitschipselectinputs Themorechipsthatareconnected themoreexternaldecodersarerequiredforselectionamongthechips 用1K 4位的RAM芯片构成2K 8位的RAM 4 与CPU连接 如果CPU有等控制线 在产生片选信号时必须要用到 存储系统一定是既有RAM又有ROM 注意 CPU的地址总线和数据总线的线数 ROM的输出允许信号 Mostofthemainmemoryinageneral purposecomputerismadeupofRAMintegratedcircuitchips butaportionofthememorymaybeconstructedwithROMchips ROMisusedforstoringprogramsthatarepermanentlyresidentinthecomputerandfortablesofconstantsthatdonotchangeinvalueoncetheproductionofthecomputeriscompleted 例 CPU字长16位 有8条数据线 15条地址线 等控制线 存储器按字节编址 要求用8K 4bit的RAM芯片和8K 8bit的ROM芯片组成16KB的ROM和8KB的RAM ROM的起始地址0000H RAM的起始地址6000H 说明该计算机的地址空间 实存容量 ROM和RAM的地址范围分别是多少 计算RAM和ROM芯片数 说明应该选用什么译码器 画出CPU和存储系统的电路连接图 解 CPU有15条地址线 地址空间 215 32K RAM芯片数 8K 8 8K 4 2 CPU和存储系统的电路连接图 实存容量 ROM容量 RAM容量 16KB 8KB 24KB 16KB的ROM区的地址范围是0000H 3FFFH RAM区的地址范围是6000H 7FFFH 要求用8K 4bit的RAM芯片和8K 8bit的ROM芯片组成16KB的ROM和8KB的RAM ROM芯片数 16K 8 8K 8 2 8K字的存储器芯片有13条地址线 CPU有15条地址线 地址译码器要对15 13 2条地址线译码 所以应该用2 4译码器 动态存储器DynamicRAM Dynamicrandomaccessmemory DRAM isatypeofrandomaccessmemorythatstoreseachbitofdatainaseparatecapacitorwithinanintegratedcircuit TheadvantageofDRAMisitsstructuralsimplicity onlyonetransistorandacapacitorarerequiredperbit comparedtosixtransistorsinSRAM ThisallowsDRAMtoreachveryhighdensity DRAM芯片的集成度高 容量大 速度不高 50 100ns 功耗低 价格低 Sincerealcapacitorsleakcharge theinformationeventuallyfadesunlessthecapacitorchargeisrefreshedperiodically 1 动态存储器芯片 Dynamicrandomaccessmemoryisproducedasintegratedcircuits ICs bondedandmountedintoplasticpackageswithmetalpinsforconnectiontocontrolsignalsandbuses 为了进一步降低芯片的封装成本 还设法减少芯片的引脚数 采用地址线复用和多字1位等方法 将地址分两次送入存储器芯片 内部有行地址锁存和列地址锁存电路 DRAM芯片 常见 1 8 动态存储器的存储控制比较复杂 需要由外部电路提供行地址和列地址 以及控制刷新 DIP Dualin linePackage SIPP SingleIn linePinPackage SIMM30pin SIMM72pin DIMM 168 pin DDRDIMM 184 pin DRAMpackaging SingleIn lineMemoryModule DualIn lineMemoryModule 的下降沿把行地址送入存储芯片内的行地址锁存器 的下降沿把列地址送入存储芯片内的列地址锁存器 DRAM芯片的工作方式有 读工作方式 写工作方式 读 改写工作方式 页面工作方式 刷新工作方式 其中 页面工作方式是在行地址锁存后保持 不断变化列地址和 就可以在行地址不变的情况下对某一行的所有单元连续地进行读 写 页面工作方式使得存储器有批写入和批读出能力 提高了存储器的速度 2 动态存储器的刷新Refresh MOS管的栅极电容容量很小 绝缘电阻不够大 经过一段时间后电荷逐渐泄漏 使保存的信息丢失 为了不丢失数据 必须及时对保存的信息进行刷新 在芯片内部把存储单元的内容读出来再写回去 信息不出现在数据总线上 DRAM芯片通常采用定时逐行刷新 刷新周期一般为2ms 动态存储器DynamicRAM 2 动态存储器的刷新Refresh 集中刷新 在一个刷新周期内 用一段固定的时间 连续对存储器的所有行逐一刷新 在此期间内停止CPU和其他主设备对存储器的读写 例如 1个存储器有1024行 存储周期为200ns 刷新一次需204 8 s 在2ms内还有1795 2 s的时间可用于存储器读写 集中刷新方式的缺点 在刷新期间不能访问存储器 有时会影响CPU工作 分布式刷新 在2ms时间内分散地将各行刷新一遍 每隔 t时间刷新一行 t 刷新周期 存储器行数 动态存储器一般分为128行 所以 t 2ms 128 15 625 s 2 动态存储器的刷新Refresh 存储控制电路依次产生行地址 并发出刷新请求信号 在DRAM芯片内 所有行地址相同的存储单元同时进行刷新 微处理机芯片一般都有动态存储器刷新控制功能 产生行地址和刷新控制信号 行地址 0000000 该行所有的列存储单元同时被刷新 0000001 1111110 1111111 该行所有的列存储单元同时被刷新 该行所有的列存储单元同时被刷新 该行所有的列存储单元同时被刷新 2 动态存储器的刷新Refresh 在组成计算机的存储系统时往往需要增加一些控制电路 如 地址多路转换 地址选通 刷新控制 读 写控制逻辑 地址保护 Wait Ready信号 等 地址 数据线复用 某些CPU采用地址 数据线复用技术 将低N位地址总线与N位的数据总线复用 访存时 先用地址总线输出高N位地址 用数据总线输出低N位地址 需要附加电路将低N位地址锁存 然后 将N位的地址 数据线转换为数据总线 行地址和列地址复用 某些大容量的存储芯片为了减少芯片引脚数 将地址分两次送入存储芯片内 存储芯片内有相应的行地址和列地址锁存器 Wait Ready信号 存储器芯片内部一般不能提供Wait Ready信号 必须由外部电路 存储器控制 总线控制 产生 存储控制 1 单体多字系统 程序和数据在存储器内一般是连续存放的 如果每次访存 用一个地址 能够一次取出N条指令 数据 就相当于把存储器的速度提高了N倍 单体多字技术是使存储器字长是指令 数据字长的N倍 在每个存储单元中存放N个数据字 指令字 单体多字技术要求数据总线和CPU内的数据寄存器也是N倍字长的 地址00 00 地址00 01 地址00 10 2 多体并行系统 大容量的主存储器可以由多个存储体组成 每个存储体都有自己的读写控制线路 地址寄存器和数据寄存器 称为 存储模块 多模块存储器可以实现重叠或交叉存取 在M个模块上交叉编址称为模M交叉编址 M一般为2m 也有M是质数的 高位交叉编址用于扩展存储空间或划分程序可访问的地址空间 低位交叉编址用于解决CPU速度高 存储器速度低的矛盾 Homework 4 1 3 4 5 6 7 实验安排第3 4 9周 星期三下午7 8节第6 8 10周 星期一下午7 8节 Thetotalmemorycapacityofacomputercanbevisualizedasbeingahierarchyofcomponents Thememoryhierarchysystemconsistsofallstoragedevicesemployedinacomputersystemfromtheslowbuthigh capacityauxiliarymemorytoarelativelyfastermainmemory toanevensmallerandfastercachememoryaccessibletothehigh speedprocessinglogic 下次课讲第5章