HDL四人抢答器报告

河海大学计算机与信息学院（常州）课程设计报告 题 目 四人抢答器电路 专业、学号 学生姓名 指导教师 课程设计（报告）任务书（理 工 科 类）、课程设计（报告）题目： 四人抢答器电路 、课程设计（论文）工作内容一、课程设计目标 1、培养综合运用知识和独立开展实践创新的能力；2、增强大家的合作意识和团队工作的经验；3、培养大家将知识拿出共享的胸怀。二、研究方法及手段应用1、将任务分成若干模块，查阅相关论文资料，分模块调试和完成任务；2、仔细阅读课题要求，在完成要求后要有适当的创新精神。三、课程设计预期效果1、完成实验环境搭建；2、实现一四人抢答器，有人抢答成功后，其他人再抢答无效；3、通过蜂鸣器响1秒来提示抢答成功，并在数码管上显示抢答者的序号；4、主持人通过按键清除抢答信息，并开始30秒的答题倒计时，当倒计时结束时，通过蜂鸣器响1秒来提示回答问题时间到，此时可以开始新一轮的抢答；学生姓名： 专业年级： 摘 要本设计借助QuartusII软件在计算机上仿真做四人抢答器。在抢答竞赛中，通过选手按键的先后，判断有哪个选手回答问题，并且实现倒计时答题时间的功能。本设计共有两个模块，分频模块和抢答模块，基本实现了抢答的功能。【关键词】抢答器、QuartusIIABSTRACTWiththis design on a computersimulationsoftwareQuartusIIdofourResponder. In theanswer inthe race, throughthe sequence ofkeyplayers to determinewhichplayershaveto answer questions. and thetime allowedto achievethe countdownfunction.The designconsists of twomodules,frequency moduleandanswer inthe module,the basic realization oftheanswer inthe function.【Key words】Responder, QuartusII第一章 系统设计第一节 课题目标及总体方案四人抢答器电路设计的目标：（1）实现一四人抢答器，有人抢答成功后，其他人再抢答无效；（2）通过蜂鸣器响1秒来提示抢答成功，并在数码管上显示抢答者的序号；（3）主持人通过按键清除抢答信息，并开始30秒的答题倒计时，当倒计时结束时，通过蜂鸣器响1秒来提示回答问题时间到，此时可以开始新一轮的抢答；我们设计的总体方案是将整个任务分成3个模块即分频模块、抢答模块、倒计时并报警模块。倒计时模块（daojishi）分频模块（clkgen）抢答模块（qiangda）产生1hz和1khz的时钟信号进行30秒的倒计时（译码显示），倒计时结束时，蜂鸣器响1s提示答题时间结束鉴别抢答成功者序号并译码显示抢答选手抢答按键输入：din1，din2，din3，din4.倒计时控制开关主持人控制，清屏按键，倒计时复位开关第二节 设计框图说明一、 分频模块因为试验箱上的时钟是50M的，而倒计时模块中要用到1hz和1khz的时钟，所以要对50M时钟进行分频，使其每25M才产生一个上升沿，则将50M变成1hz，从而产生1hz和1khz的时钟，分频模块程序如下：module Divider(rst,clk,clk_1khz,clk_1hz); input rst,clk;output clk_1khz,clk_1hz; reg clk_1khz,clk_1hz; reg24:0 count1; reg14:0 count2; always (posedge clk or negedge rst) begin if(!rst) count1 = 0; else if(count1=25d25000000) begin clk_1hz = clk_1hz; count1 = 0; end else count1 = count1+25b1; end always (posedge clk or negedge rst) begin if(!rst) count2 = 0; else if(count2=15d25000) begin clk_1khz = clk_1khz; count2 = 0; end else count2 = count2+15b1; end endmodule 二、抢答模块抢答部分，包括信号的接收和锁存功能，使得抢答的人的号码能够在数码管显示出来，蜂鸣器响起，并且锁存，禁止其他人的号码再次出现在数码管上。抢答完毕，开始倒计时，主持人按下清零键，抢答人号码清除，进入答题时间，答题时间30秒，30秒倒计时开始，当还剩5秒时，给予提示，表明时间不多了，时间变为00时，答题结束。module Main(rst,clk,ina,inb,inc,ind,judge,clk_1hz,wei,duan,beep,wei1,duan1,clk_1khz); input clk,clk_1hz; input ina,inb,inc,ind,judge;output3:0 wei; output7:0 duan;input rst,clk_1khz; output 3:0 wei1; output 7:0 duan1;output beep; reg3:0 wei; reg7:0 duan; reg flag; reg 5:0 shi,ge,data; reg 4:0 count; reg 3:0 wei1; reg 7:0 duan1; reg beep;reg yu;always (posedge clk) begin if(!rst) begin yu = 0; end if(!judge) begin flag=0; wei=4b1111; duan=8hff; yu=1; end else begin if(ge=6b000000&shi=6b000000) ; else begin if(!ina) begin if(!flag) begin wei=4b1101; duan=8hf9; flag=1; end end else if(!inb) begin if(!flag) begin wei=4b1101; duan=8ha4; flag=1; end end else if(!inc) begin if(!flag) begin wei=4b1101; duan=8hb0; flag=1; end end else if(!ind) begin if(!flag) begin wei=4b1101; duan=8h99; flag=1; end end end end endalways(posedge clk_1hz or negedge rst) begin if(!rst) begin count = 0; end else if(count = 5d30) count = count; else if(yu=1) count = count+5b1; end always (count) begin if(count=5b10101) begin shi = 5b00000; ge = 5b11110-count; end else if(count=5b01011) begin shi=5b00001; ge=5b10100-count; end else if(count=5b00001) begin shi=5b00010; ge=5b01010-count; end else begin shi=5b00011; ge=5b0; end endalways (shi or ge)beginbeep=0;if(flag=1) beep=1; if(shi=0 & ge=5) begin beep=1; end begin if(shi=0 & ge=0) beep=1; endend always (clk_1khz) begin if(!rst) wei1 = 4b0000; else if(clk_1khz) begin wei1=4b0111;/ data=ge; end else begin wei1=4b1011;/ data=shi; end end always (data) begin case(data) 6b000000: duan1=8b1100_0000; 6b000001: duan1=8b1111_1001; 6b000010: duan1=8b1010_0100; 6b000011: duan1=8b1011_0000; 6b000100: duan1=8b1001_1001; 6b000101: duan1=8b1001_0010; 6b000110: duan1=8b1000_0010; 6b000111: duan1=8b1111_1000; 6b001000: duan1=8b1000_0000; 6b001001: duan1=8b1001_0000; default:duan1=8b1111_1111; endcase end endmodule 三、顶层文本文件这部分程序是总定义与调用，使得两个模块能够结合在一起。module qiangda(rst,clk,ina,inb,inc,ind,judge,beep,wei,duan,wei1,duan1); input rst,clk;/Clk 50Mhz PIN_28 200nsinput ina,inb,inc,ind,judge; output3:0 wei,wei1; output7:0 duan,duan1;output beep; wire clk_1khz,clk_1hz; Divider u1(rst,clk,clk_1khz,clk_1hz); Main u2(rst,clk,ina,inb,inc,ind,judge,clk_1hz,wei,duan,beep,wei1,duan1,clk_1khz); endmodule第二章 结果与讨论第一节 调试步骤与问题分析我们首先做的是分频模块，这一模块主要是把默认的50MHZ的频率变为1HZ，这有这样，倒计时模块才能够正常显示。接下来我们做的是抢答模块，这部分实现抢答功能，将抢答者分为a、b、c、d，在数码管上分别用1、2、3、4，来表示，抢答加锁存，使得一个人抢到之后，其他人抢答无效。然后是倒计时模块，在主持人按复位键之后，抢答人的序号消失，并且开始30s倒计时答题时间，30s倒计时开始。接下来还有一些蜂鸣器，位选、段选，数码管对十个数字显示的程序，这样初步的设计完成了。调试后，我们发现主持人复位键无法控制倒计时模块，倒计时成了一个单独部分，只能够单独的计时，与其他的键都无关，改了好多次都没有成功，在向其他同学咨询后才知道，两个模块中的变量是不可以同时使用的，因此，我们将抢答模块和倒计时模块合为一个部分，这样才实现复位倒计时功能。第二节 调试结果 抢答模块调试成功后的结果： 图2.1倒计时调试成功后的结果： 图2.2整个系统调试成功后的结果： 图2.3心得体会 通过本次课程设计，我对Verilog HDL语言有了更深刻的了解，能够比较灵活地运用它来实现我们所想要要其实现的功能。在实验中，我也遇到了很多挫折，其中比较突出的问题便是：1.无法把程序写进实验箱；2.由于四人抢答器需要的连接的管脚较多，一会小心便会弄错，导致数码管显示不正常，LED的灯不能按正确要求亮等。不过我都和同伴一一克服了，大家齐心协力解决了问题，使我明白了和他人共同合作的重要性，对待事情要认真，争取一次性的成功，如果开始不小心弄错，很难查出错误，而且耗费很多时间。在以后的道路上我们也必须深刻认识到团队合作的精神，投入今后的发展之中，专心致志的做事。 成功就是在不断摸索着前进中实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部