数字钟的设计-答辩稿

数字钟的设计,设计背景,时间观念对于每一个人来说是非常重要的！因此时间就更为重要了！数字钟是采用数字电路实现时、分、秒数字显示的计时装置，以其显示的直观性、走时准确稳定而受到人们的欢迎，广泛用于家庭、车站、码头、办公室等公共场所，给人们的生活、学习、工作、娱乐带来了极大的方便，钟表的数字化给人们生产生活带来了极大的方便。而数字钟原理广泛运用于各种电子产品中，诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、通断动力设备、以及各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。,数字钟组成结构,数字钟主要由6部分电路组成1HZ脉冲产生电路、计数器脉冲计数电路、译码驱动电路、时间显示电路和整点报时、校正电路。,核心部分,一、时钟脉冲产生电路选择 时钟脉冲电路主要有两种，晶体振荡电路和555振荡电路。晶体振荡电路电路复杂，而且晶振焊接时容易损坏，还要运用分频器经过2次分频才能实现秒脉冲。而555振荡电路电路简单，只需要一定电阻值电容值的电阻电容就能产生秒脉冲，不需要分频，元器件使用少、电路图结构简单清晰。因此本次设计就是运用555振荡器来产生1HZ的秒脉冲。,二、脉冲产生原理,时钟秒脉冲实际上就是频率为1的矩形脉冲。用555定时器组成多谐振荡器电路如图所示。R3、R4和C2为外接定时元器件，高、低电平触发输入端相连并接到定时电容C2上，R3和R4的节点与放电端相连，电压控制端不用，通常接0.01uf电容。接通电源后，V cc通过R3、R4对电容C2充电， U c 上升。开始时 U c =2/3Vcc时，高电平触发端TH2/3Vcc,低电平触发端TR1/3Vcc,定时器复位，Q=0，放电管饱和导通，C2通过R3经VT放电，U c下降。当U c=1/3Vcc时又回到高电平触发端TH2/3Vcc，低电平出发端TR1/3Vcc，定时器又置位，Q=1，放电管截止，C2停止放电而重新开始充电。如此反复，形成矩形脉冲。多谐振荡器的振荡周期T为：T=Tw1+Tw2=0.7（R3+R4）C2+0.7R3C2=0.7(R4+2R3)C2,时间计数单元,选用74HC390 对脉冲进行计数，与74LS290相同，MR异步清零端，高电平有效。脉冲由CKA输入构成2进制；由CKB输入构成5进制；由CKA输入并将Q0与CKB相连构成8421码十进制； 由CKB输入将Q0与CKA相连构成5421码十进制；本次设计脉冲是由CKA输入并将Q0与CKB相连构成8421码十进制计数器。利用74HC08与门和74HC390的异步清零功能构成六十进制和十二进制计数器。,译码驱动,计数器实现了对时间的累计以8421BCD码形式输出，选用74HC4511显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流,时间显示和整点报时,1、时间显示选用八段共阴LED数码管做时间显示2、整点报时时间在59分50秒到59分59秒期间时报时 。选用蜂鸣器与74HC30多路与非门，蜂鸣器一端与电源相连一段与与非门输出端相连，时间在59分50秒时接通电源就会发出蜂鸣，10秒后停止蜂鸣，再将与非门与秒脉冲相连构成间隙的蜂鸣声。,校正电路,数字钟应具备有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常