等精度数字频率计

摘要频率检测是电子测量领域的最基本也是最重要的测量参数之一。基于频率测量的重要性，检测频率方法的研究越来越受到重视。本课题的等精度数字频率计设计，采用当今电子设计领域流行的EDA技术，以CPLD为核心，配合ATMEGA16单片机,采用多周期同步即等精度测频原理，实现待测信号频率的等精度频率测量，此外，该系统还可以测量待测信号的周期、脉宽及占空比。设计中用一块复杂可编程逻辑器件CPLD(ComplexProgrammableLogicDevice)芯片EPM240T100C5N完成各种测试计数功能。在QuartusII平台上，用VHDL语言编程完成CPLD的软件设计、编译、调试、仿真和下载。用ATMEGA16单片机作为系统的主控部件，实现整个电路的测试信号控制、数据运算处理、键盘扫描和控制液晶的显示输出。系统将单片机ATMEGA16的控制灵活性及CPLD芯片的现场可编程性相结合，不但大大缩短了开发研制周期，而且使本系统具有结构紧凑、体积小，可靠性高，测频范围宽、精度高等优点。本文详细论述了等精度频率计系统各部分硬件电路组成及单片机、CPLD的软件编程设计，对其进行了仿真和硬件验证，达到了较高的测量精度和测量速度。关键词：等精度测量频率计EDA技术CPLD单片机1AbstractInthefieldofelectronicmeasurement,thefrequencycheckingisoneofmostfundamentalandcriticallyimportantmeasuringmethodsBecausefrequencysignal，whichiseasilytransported，hasstrongresistancetothedisturbanceandcanbemeasuredwithhighprecision,researchonthemethodbymeasuringfrequencyhavemoreandmoresignificanceintherealapplicationWiththehelpofCPLDandcooperatingwiththemicrocontrollerATMEGA16，thedigitalfrequencydesigninourprogramhaverealizedtheprecisionmeasurementofanalytesignalfrequencybyadoptingthecurrentEDAtechniqueprevailingintheelectronicdesignsandusingtheprincipleofmulti-periodsynchronyfrequencymeasurementBesides，Viaselectingbuttons，thesystemcanmeasurethewidthofanalytesignalsandroom-occupyingratioofhighleveltolowlevelDuringthedesign，achipEPM240T100C5NinCPLDfulfillsvarioustestandcountfunctionsUndertheflatofQuartusII，throughVHDLlanguageCPLDsoftwaredesign，compilation，debug，simulationanddownloadcanbecarriedoutByuseoftheATMEGA16microcontrollerasthemaincontrollingparts，theATMEGA16realizestestsignalcontrol，keyboardscanandoutputdisplayofLCDThesystemcombinesthecontrolflexibilityofATMEGA16withprogrammableperformanceofCPLD，sonotonlycanitshortentheperiodofthedevelopmentandresearch，butalsohastheadvantagesofcompactstructure，littlevolume，highreliability，widescopeandhighprecisionThispaperhasparticularlydescribedthetop-tobottomdesignmethodofthesystem，thecircuitcompositeofthehardwareandthesoftwareprogramdeviceofCPLDandmicrocontroller,theprecisionandvelocityofthemeasurementhavebeenobtainedafterthesimulationandthetestofthehardwareKEYWORDS：PrecisionmeasurementFrequencymeterEDAtechniqueCPLDMicrocontroller2目录第一章概述.51.1国内外发展情况.51.2研究内容及相关技术.61.3系统设计指标.6第二章系体设计原理及方案.72.1测量原理.72.2设计方案论证.102.2.1频率的测量方案.102.2.2CPLD芯片选择.102.2.3单片机芯片选择.122.2.4显示模块选择.142.2.5电源方案.14第三章硬件电路设计.153.1系统组成.153.2测频模块的工作原理及设计.163.2.1CPLD测频专用模块逻辑设计.163.2.2CPLD测频专用模块硬件设计.173.2.2标准信号源电路.173.3单片机主控板的设计.183.3.1ATmega16的介绍.183.3.2ATMEGA16L主控制硬件电路设计.20第四章软件设计.264.1QuartusII概述.264.2VHDL语言简介.284.3QuartusII使用VHDL实现测频功能的全过程.304.3.1测频率模块的VHDL程序设计.304.3.2测频模块的仿真.344.4单片机编程.36第五章系统调试及误差分析.385.1系统调试.385.2误差分析.425.2.1测频精度分析.425.2.2误差表示.435.2.3误差分析.43第七章结束语.45参考文献.46附录.47主控程序.47定时器程序.5612864液晶并行驱动程序.583第一章概述1.1国内外发展情况频率检测是电子测量领域的最基本也是最重要的测量之一。在传统的电子测量仪器中，示波器在进行频率测量时测量精度较低，误差较大。频谱仪可以准确的测量频率并显示被测信号的频谱，但测量速度较慢，无法实时快速的跟踪捕捉到被测信号频率的变化。在传统的控制系统中，通常将单片机作为控制核心并辅以相应的元器件构成一个整体。但这种方法硬件连线复杂、可靠性差，且在实际应用中往往需要外加扩展芯片，这无疑会增大控制系统的体积，还会增加引入干扰的可能性。对一些体积小的控制系统，要求以尽可能小的器件体积实现尽可能强大的控制功能，直接应用单片机及其扩展芯片就难以达到所期望的效果。复杂可编程逻辑器件（CPLD）具有集成度高、运算速度快、开发周期短等特点，它的出现，改变了数字电路的设计方法、增强了设计的灵活性。单片机与CPLD在电子系统设计中有很强的互补性。基于此，本文提出了一种采用Altera公司的CPLD(EPM240T100C5N)和Atmel公司的单片机(ATMEGA16)相结合的数字频率计的设计方法。该数字频率计电路简洁，软件潜力得到充分挖掘，高低频段测量精度高，有效防止了干扰的侵入。本设计独到之处体现在用软件取代了硬件，将智能控制灵活、逻辑运算能力强的单片机和集成度高、运算速度快的CPLD相结合，突破了传统电子系统设计的瓶颈，使设计的系统具有结构紧凑、体积小，可靠性高，测频范围宽、精度高等优点。传统的测频方法有直接测频法和测周法，在一定的闸门时间内计数，门控信号和被测信号不同步，计数值会产生一个脉冲的误差。等精度测频法采用门控信号和被测信号同步，消除对被测信号计数产生的一个脉冲的误差。等精度频率测量方法消除了量化误差，可以在整个测试频段内保持高精度不变，其精度不会因被测信号频率的高低而发生变化。采用单片机作为控制核心，以CPLD为测频操作核心的等精度频率计，可以充分利用单片机和CPLD各自的优势实现等精度测频。通过单片机对同步门的控制，使被测信号和标准信号在闸门时间内同步测量，CPLD完成各种测试计功能，对标准频率和被测信号进行计数，采用多周期同步测量技术，实现等精度测量。41.2研究内容及相关技术等精度数字频率计设计的研究内容及相关技术，具体包含以下方面：基于QuartusII和VHDL的数字电子系统开发CPLD与单片机等器件的协作开发技术、通信技术等精度数字频率计原理与设计该测频系统的设计采用先进的EDA技术，把资源丰富、控制灵活及良好人机对话功能的ATMEGA16单片机和具有内部结构重组、现场可编程的CPLD芯片完美的相结合起来，实现了对待测信号频率的等精度测量。由于CPLD具有连续连接结构，易于预测延时，使电路仿真会更加准确，且编程方便，速度快，集成度高，价格低，从而使系统研制周期大大缩短，产品的性能价格比较高。CPLD芯片采用流行的VHDL语言编程，并在QuartusII设计平台上实现了全部编程设计，单片机采用C语言编程，可以精确地控制测频计数闸门的开启和关闭，从而进一步提高了测量精度。单片机与CPLD的通信采用串行数据传输方式，可以减少单片机和CPLD器件的I/O口的占用比例，为系统未来的功能扩展留有一定的空间。该数字频率计的设计及实现也具有良好的应用价值和推广前景。后面几章将对系统的软硬件设计进行详细论述。1.3系统设计指标基于传统测频原理的频率计的测量精度将随被测信号频率的改变而改变，在实用中有较大的局限性，而等精度频率计不但具有较高的测量精度，而且在整个测频区域内保持恒定的测试精度。本系统设计的基本指标如下：(1)对于频率测试功能，测频精度要求测频全域相对误差的数量级恒为10；6可以测量方波、正弦波和三角波的频率。对于方波，测频范围为0.5Hz80MHz；对于正弦波和三角波，测频范围为100Hz8MHz。(2)对于周期测试功能，信号测试范围与精度要求与测频功能相同。(3)对于脉宽测试功能，测试范围为0.1usls，测试精度为0.01us。(4)对于占空比测试功能，测试精度为199。(5)10位LCD十进制显示。5第二章系体设计原理及方案2.1测量原理传统的测频原理是在一定的时间间隔内测某个周期信号的重复变化次数N，其频率可表示为f=N/T，这种测量方式的精度随被测信号频率的变化而变化。直接频率测量fx分频器时间闸门计数器控制过程分频器（时基）显示晶体振荡图2-1直接测频原理图按照频率的定义，即单位时间内周期信号的发生次数，图中参考晶振提供了测量的时间基准，分频后通过控制电路去开启与关闭时间闸门。闸门开启时，计数器开始计数，闸门关闭停止计数。若闸门开放时间为T，计数值为N，则被测频率f=N/T。由于闸门时间通常不是待测信号的整数倍，这种方法的计数值也会产生最大为1个脉冲误差。进一步分析测量准确度：设待测信号脉冲周期为Tx,频率为Fx，当测量时间为T=1s时，测量准确度为=Tx/T=1/Fx。由此可知直接测频法的测量准确度与信号的频率有关：当待测信号频率较高时，测量准确度也较高，反之测量准确度也较低。因此直接测频法只适合测量频率较高的信号，用这种频率测量原理来说，对于频率较低的被测信号来说，存在着测量实时性和测量精度之间的矛盾。例如若被测信号为10Hz，精度要求为0.01%，则最短闸门时间为T=N/f=1000s，这样的测量周期根本是不可能接受的，可见频率测量法不适用于低频信号的测量。周期测量周期测量原理如图2-2所示。它和频率测量基本结构是一样的，计数值N和被测信号的周期成正比，N反映了M个信号周期的平均值。利用周期测量法在一定信号频率范围内，通过调节分频系数M，可以较好的解决测量精度与实时性的矛盾。但是对于高频信号，周期法就需要很大的分频系数M，增加了硬件及软件的复杂性，6不宜采用。fx分频器时间闸门计数器控制过程显示晶体振荡图2-2周期测量原理图由此可见，对于传统频率测量方法若是要达到高精度的要求，必须对被测频率分段测量；对于较低频率用周期测量，对较高频率用频率法测量。等精度频率测量原理等精度频率测量技术又叫做多周期同步测量技术，是在直接测频方法的基础上发展起来的。它的闸门时间不是固定的值。而是被测信号周期的整数倍，即与被测信号同步，消除了对被测信号计数所产生1个字的误差，测量精度大大提高。等精度测频不但具有较高的测频精度，不随所测信号的变化而变化，在整个测频区域能保持恒定的测频精度。其测频原理如图2-3所示。图2-3等精度测量原理波形图在测量过程中，有两个计数器分别对标准信号和被测信号同时计数。首先给出闸门开启信号(预置闸门上升沿)，此时计数器并不开始计数，而是等到被测信号的上升沿到来时，计数器才真正开始计数。然后预置闸门关闭信号(下降沿)到时，计数器并不立即停止计数，而是等到被测信号的上升沿到来时才结束计数，完成一次测量过程。可以看出，实际闸门时间T与预置闸门时间T1并不严格相等，但差值不超过被测信号的一个周期。7设在一次实际闸门时间T中计数器对被测信号的计数值为Nx，对标准信号的计数值为Ns。标准信号的频率为Fs，则有:Nx/Fx=Ns/Fs(21)Fx=(Nx/Ns)Fs(22)由式(22)可知，若忽略标额的误差，则等精度频率测量可能产生的相对误差为：=(|Fx-Fe|/Fe)100%(23)其中，Fe为被测信号频率的准确值。在测量中，由于Fx计数的起停时间都是由该信号的上升沿触发的，在闸门时间T内对Fx的计数Nx无误差；对Fs的计数Ns最多相差1个数的误差，即|Ns|1，其测量频率为:Fe=Nx/(Ns+Ns)/Fs(24)由以上(21)、(22)、(23)、(24)式可得=|Ns|/Ns1/Ns=1/(Tfs)(25)由式(25)可以看出，测量频率的相对误差与被测信号频率的大小无关，仅与闸门时间和标准信号频率有关，即实现了整个测试频段的等精度测量。闸门时间越长，标准频率越高，测频的相对误差就越小。标准频率可由稳定度好、精度高的高频率晶体振荡器产生，在保证测量精度不变的前提下，提高标准信号频率，可使闸门时间缩短，即提高测试速度在实现的过程中，可以采用同步方法，实现对待测信号的无误差计数，电路简化原理图如图2-4所示。图2-4等精度测量原理图CNT1和CNT2是两个可控计数器，标准频率信号Fs，从CNT1的时钟输人端CLK输入；经整形后的被测信号Fx从CNT2的时钟输人端CLK输入。每个计数器中的CEN输入端为时钟使能端控制时钟输入。当预置门控信号由高变为低电平时，8经整形后的被测信号上升沿启动D触发器，由D触发器的Q端同时启动可控计数器CNT1和CNT2同时计数，当预置门信号为高时，实际闸门也没有立即关闭，而是要等到被测信号的上升沿到来才关闭。如此一来，实际闸门时间为被测信号周期的整数倍，即CNT2的计数没有误差。但对于标准信号，因为没有用来和预置门同步，所以还是存在计数的误差，而Ns0，则运放的1脚的输出电压Vo将趋于正饱和极限电压VCC+5V；反之，若（V+V-）0);elseif(Sel=00)thenDtmp0);elsif(Cen=1)thenif(BclkeventandBclk=1)thenBcount0);elsif(Cen=1)thenif(TclkeventandTclk=1)thenTcount0);elsif(Tclk=1)thenif(BclkeventandBclk=1)thenMcount103，即Fx1KHz预设闸门1s预设闸门4s读取计数值Nx，Ns读取计数值Nx，NsFx=(Nx/Ns)Fs预设闸门0.25s读取计数值Nx，Ns图49闸门时间自动控制流程图3、预置门限值由单片机的定时器来给定，图4-8为定时器1中断程序流程图。定时器1初始化子程序测量键处理程序入口定时器1溢出中断服务程序中断处理结束，返回启动定时器1图4-8定时中断程序流程图39第五章系统调试及误差分析5.1系统调试（1）实验测试的方法本系统既含有CPLD自编程硬件设计电路，又含有单片机控制电路，整个系统比较复杂，因此我们采用自底向上的调试方法，也就是先进行各个单元电路的软件仿真和硬件调试，在各个单元电路调试好后再进行系统联调，最后进行硬件的编程固化及系统的组装。系统调试的软硬件环境如下：(1)系统设计开发软件：Ouartus119.0，GW48-GK2/PK2EDA实验箱。(2)单片机及CPLD调试设备：自做的ATMEGA16控制系统和CPLD最小系统板，及Agilent33250A信号发生器。（2）系统的调试1单元电路的调试FP6A/CPLD测频专用电路的调试：使用QuartusII9.0，计算机，GW48-GK2/PK2EDA实验箱等软件和设备，对CPLD测频电路进行VHDL程序的编写、调试，有关仿真以及编程下载，硬件测试等。单片机控制电路的调试使用ICCAVR编辑器，编写C语言程序进行调试，使用PROGISP软件进行编程下载。2系统的联合调试：在各个单元电路调试好后即可进行系统联调。3系统的硬件验证：系统联合调试成功后，输入相关的信号，并进行有关性能指标的测试，直到满足系统的设计要求为止。实验测试数据如下表所示：其中表6-1为方波频率测量的测量实验数据(标准频率为50MHz，待测信号设定为50%)；表6-2、表6-3分别为正弦波、三角波经过整形后的频率测量实验数据；测试方波的时候，方波信号没有经过整形电路，直接接入CPLD的信号输入脚（P2脚）。从表6-1中可看出方波频率测试的相对误差保持在10数量级，周期6和脉宽的测试同样能达到很好的精度，满足设计的要求。在占空比这一参数的测量中，从表格中看到待测信号的频率越高，占空比的测试相对误差越大。这是因为信号源产生的方波频率越高，它的幅值就衰减越厉害，到30M时表6-1方波测试频率数据40待测信号Fx测试频率测试周期测试脉宽测试占空比频率相对误差0.5Hz0.500003Hz1999.98656ms999.99296ms49.999988%61061Hz1.000006Hz999.99328ms499.99648ms49.999988%61010Hz10.000064Hz99.99931ms49.99962ms49.999984%6.4106100Hz100.000648Hz9.99993ms4.99995ms49.999904%6.48101KHz1.000006KHz999.99320us499.98748us49.999068%61065KHz5.000032KHz199.99864us99.99064us49.995388%6.41010KHz10.000065KHz99.99932us49.99045us49.990804%6.510650KHz50.000328KHz19.99986us9.99020us49.951656%6.5610100KHz100.000656KHz9.99993us4.99068us49.906628%6.56106500KHz500.003296KHz1.99998us0.99080us49.541816%6.59101MHz1.000006MHz999.99312ns490.53512ns49.054800%610610MHz10.000066MHz99.99931ns41.64584ns41.617244%6.61020MHz20.000132MHz49.99965ns16.92802ns33.870624%6.610630MHz30.000198MHz33.33310ns10.26526ns30.830268%6.61040MHz40.000264MHz24.99982ns7.13215ns28.560257%6.610650MHz50.000332MHz19.99986ns5.70487ns28.480042%6.641060MHz60.000396MHz16.66655ns4.32219ns26.171092%6.610670MHz70.000464MHz14.28561ns3.71968ns26.083412%6.631080MHz80.000528MHz12.49991ns3.32529ns26.296251%6.6106表6-2正弦波整形后测试频率数据41待测信号Fx测试频率测试周期频率相对误差200Hz200.001360Hz4.99996ms6.8106400Hz400.002624Hz2.49998ms6.5610500Hz500.003264Hz1.99998ms6.53106800Hz800.005248Hz1.24999ms6.56101KHz1.000006KHz999.99312us61065KHz5.000032KHz199.99864us6.41010KHz10.000066KHz99.99931us6.610650KHz50.000332KHz19.99986us6.6410100KHz100.00664KHz9.99992us6.64106500KHz500.003392KHz1.99998us6.78101MHz1.000006MHz999.99288ns61062MHz2.000013MHz199.99648ns6.5105MHz5.000034MHz199.99858ns6.81066MHz6.000040MHz166.66549ns6.67108MHz8.000054MHz124.99912ns6.75106表6-3三角波整形后测试频率数据42待测信号Fx测试频率测试周期频率相对误差200Hz200.001264Hz4.99995ms6.32106400Hz400.002624Hz2.49998ms6.5610500Hz500.003552Hz1.99998ms7.011061KHz1.000006KHz999.99336us6105KHz5.000035KHz199.99985us710610KHz10.000069KHz99.99928us6.91050KHz50.000332KHz19.99985us6.64106100KHz100.000672KHz9.99992us6.7210500KHz500.003392KHz1.999998us6.781061MHz1.000006MHz999.99288ns610由于所使用的信号发生器只能产生最高频率为1M的三角波（斜率Sym-metry为50%的斜波），所以本频率计只能测到1M的频率。按照理论来说，三角波的测试同样受到整形电路的影响，所能测试的最高频率与最低频率与测试正弦波的最高最低频率是一样的。同样，如果整形部分能够处理得好，能测到与方波一样的高的频率是可以的。5.2误差分析5.2.1测频精度分析由第二章所述的测量原理可知，本系统的测频公式为Fx=(Fs/Ns)Nx(5-1)设所测频率值为Fx，其真实值为Fxe，标准频率为Fs。在一次测量中，由于Fx计数的起停时间都是由该信号的上跳沿触发的，在T时间内Fx的计数Nx无误差；此时内的计数Ns最多相差一个脉冲，即：|et|1则：Fx/Nx=Fs/Ns(5-2)43Fxe/Nx=Fs/(Ns+et)(5-3)由此推得：Fx=(Fs/Ns)Nx(5-4)Fxe=Fs/(Ns+et)Nx(5-5)根据相对误差公式有：Fxe/Fxe=|Fxe-Fx|/Fxe(5-6)可以得：Fxe/Fxe=|et|/Ns(5-7)|et|1(5-8)|et|/Ns1/Ns(5-9)即|=Fxe/Fxe1/Ns(5-10)Ns=TFs(5-11)由此可知：(1)相对测量误差与频率无关。(2)增大T或提高Fs，可以增大Ns，减少测量误差，提高测量精度。(3)标准频率误差为Fs/Fs，由于晶体稳定度很高，标准频率误差可以进行校准。(4)本测频系统的测量精度与预置门宽度和标准频率有关，与被测信号的频率无关。在预置门时间和常规测频闸门时间相同而被测信号频率不同的情况下，本测频系统所采用的测量方法的测量精度不变。为了恒定测量精度，可采用高频率稳定度和高精度的恒温可微调的晶体振荡器作标准频率发生器，故我们选用50MHz的有源晶振。5.2.2误差表示绝对误差=个别测得值-真实值(5-12)但绝对误差不能完全地说明测定的准确度，即它没有与被测物质的质量联系起来。如果被称量物质的质量分别为1g和0.1g，称量的绝对误差同样是0.0001g，则其含义就不同了，故分析结果的准确度常用相对误差（RE%）表示：44(5-13)（RE%）反映了误差在真实值中所占的比例，用来比较在各种情况下测定结果的准确度比较合理。5.2.3误差分析测量频率、周期时,由于D触发器必须在CLK（Fx）的上升沿才触发,故被测信号计数器T1对Fx脉冲个数不存在1%误差,而标准频率计数器T0的计时为信号Fx周期的整数倍,则存在对T0计数的1%误差,故测量精度与被测频率无关.但若取计时时间大于0.1s（实际最小时间约为0.5s）,误差则小于0.001%;若对低频信号Fx测量,则计时时间远大于0.1s,故误差极小。但是在高频端分频时,由于软件中断、延时等原因,会导致脉宽、占空比的测量误差增大,而频率测量误差较小保持在0.01%。测量脉宽、占空比时,测量误差与所测频率有关,在测量周期大于100us的信号时,脉宽占空比最大误差为1%,在测量周期大于1000us的信号时脉宽占空比最大误差为0.1%。本设计采用了实验室里的信号发生器所输出的频率作为测试频率，虽然信号发生器的精确度很高，但是不能保证一定完全标准，只能作为参考，所以，这里进行误差分析时，被测参考频率的误差首先将作为其中的一个因数；其二，在本系统中，我们采用LCD显示，虽然采用浮点显示，但程序中设置了最多显示10位数据，而实际运算结果多于10位，故实际所显示的结果只能保证10位有效数字，这个将成为引起误差的第二个原因；其三，前面精度分析所计算的相对误差不超过1/Ns，根据表6-1中的数据可知，此误差比较小；其四，在实际测量中，被测信号有时不一定能达到仿真时的效果，在闸门打开的时候，由于CPLD内部各逻辑单元延时和AVR内部的延时的不一致性，从而不能使标准信号和被测信号同时计数，也会导致误差；最后，由于CPLD的测频都是对TTL/CMOS电平进行的，故要对待测信号进行整形处理，才能让CPLD器件进行测频操作，整形电路的各个元器件的性能，特别是高频性能都会影响整个测频操作，进而影响测频精度。45第七章结束语本频率计采用单片机与CPLD相结合,利于多周期同步测量法的实现和灵活的测量自动控制,并且大大提高了测量的精度。如果提高时基频率或延长测量时间,则还可以进一步提高测量的精确度。另一方面,充分利用充分利用单片机和CPLD各自的优势,将可以大大减少硬件电路的复杂性,使电路结构更加简洁。设计与运行测试,对于方波测量，测量频率范围为0.5Hz80MHz，对于正弦波、三角波测量，测量频率范围为150Hz-8MHz。如果将待测信号处理电路即整形电路加以改善，很容易扩展频率计的测量范围。测频系统的特点是克服了传统的测频法或测周法的不足，能在频率范围变化，都有比较高和稳定的测量精度。具有以下突出特点：(1)在系统总体设计方面，本课题独到之处体现在用软件取代了硬件，充分利用单片机和CPLD各自的优势，将智能控制灵活、逻辑运算能力强的单片机和集成度高、运算速度快的CPLD相结合，突破了传统电子系统设计的瓶颈，使设计的系统具有结构紧凑、体积小，可靠性高，测频范围宽、精度高等优点。(2)在频率测量方面，由于采用了等精度测频法，使该系统具有以下特点：相对误差与被测频率的高低无关；增大预置门时间或fs可以增大Ns，减少测量误差，提高测量精度：测量精度与预置门宽度和标准频率有关，与被测信号的频率无关，在测频闸门时间相同而被测信号频率不同的情况下，等精度测量法的精度不变。(3)在显示方面，采用LCD12864液晶显示，节约了I0口，提高单片机了I/O口的利用率，降低编程复杂性，提高单片机的计算速度以及降低数码显示器对主系统的干扰。由于时间和本身知识系统的限制，本系统硬件电路实现方面，如待测信号整形电路，还存在着一些不足，需要进一步的完善和提高。此外，在制作毕业设计的过程中，让我熟悉了对一项课题进行研究、设计和实验的详细过程。毕业设计能够从理论设计和工程实践相结合、巩固基础知识与培养创新意识相结合、个人作用和集体协作相结合等方面培养学生的全面素质。这些对我们在以后的工作和学习当中都会有很大的帮助，同时也使我们深切认识到自身知识能力尚存在许多不足，更让我们体会到了电子技术与设计的趣味，以及其强大深远的实用性。46参考文献1谭浩强.C程序设计（第二版）M.北京:清华大学出版社,1999：98-2062刘海成.AVR单片机原理及测控工程应用M.北京:北京航空航天大学出版社，2008：314-3243康华光.电子技术基础模拟部分M.高等教育出版社，2006(2)：114-1644康华光.电子技术基础数字部分M.高等教育出版社，2006(2)：21-2145蒋大明等.单片机原理及应用M.北京:清华大学出版社社，2005:98-1076MarkD.Birnbaum.EssentialElectronicDesignAutomation(EDA),ChinaMachinePress,2005.7夏宇闻复杂数字电路与系统的VERILOGHDL设计技术M北京：北京航空航天大学出版社，19988潘松等.EDA技术实用教程M.北京：科学出版社，2006.9MarkZwolinski.DigitalSystemDesignwithVHDL,PrenticeHall,200010汪伟等.CPLD在相位测量中的应用J.仪器仪表学报，2003，24(4)：31811孟凡斌等.基于等精度测频工作的相位测量仪设计J.机电产品开发与创新，2005，18(4).12周润景等基于QuartusII的FPGA/CPLD数字系统设计实例电子工业出版社，2007847附录主控程序#include#include#includeLCM_12864.h#includeTIRQ.h#defineucharunsignedchar#defineuintunsignedint#defineCLK50000000UL/CPLD时钟定义unsignedcharwei=9;/9位有效数字unsignedcharDw=0;/单位标志符unsignedcharTitle16=等精度频率计;unsignedlongFreq=0;unsignedlongPeri=0;unsignedlongWidt=0;unsignedlongDuty=0;unsignedcharT=4;/预置闸门时间250ms*T1sunsignedcharsl=1;/*初始化读取数据端口*/voidInit_Read_Port(void)TDDR.State=0;/TDDR方向设置0输入，1输出TDDR.Din=0;TDDR.Dsel=3;TDDR.Dclk=1;TDDR.Den=1;48TPORT.State=1;/初始化各个I/O口TPORT.Din=1;TPORT.Dclk=0;TPORT.Dsel=0;TPORT.Den=1;return;/*初始化测试控制端口*/voidInit_Test_Port(void)TDDR.Clr=1;TDDR.Cl=1;TPOR