FPGA四路电子抢答器设计.doc

课程设计报告专业班级 课 程 FPGA/CPLD原理及应用 题 目 四路电子抢答器设计 学 号 姓 名 同 组 人 成 绩 2013年5月1、 设计目的 1.进一步掌握QUARTUS软件的使用方法； 2.会使用VHDL语言设计小型数字电路系统； 3.掌握应用QUARTUS软件设计电路的流程； 4.掌握电子抢答器的设计方法。 二、设计要求 1.系统总体设计（1）设计一个可以容纳四组参赛队进行比赛的电子抢答器。（2）具有第一抢答信号的鉴别和锁存功能。在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。同时，电路处于自锁存状态，使其他组的抢答器按钮不起作用。（3）具有计时功能。在初始状态时，主持人可以设置答题时间的初始值。在主持人对抢答组别进行确认，并给出倒计时记数开始信号以后，抢答者开始回答问题。此时，显示器从初始值开始倒计时，计到0时停止计数，同时扬声器发出超时警报信号。若参赛者在规定的时间内回答完问题，主持人可以给出计时停止信号，以免扬声器鸣叫。（4）具有计分功能。在初始状态时，主持人可以给每组设置初始分值。每组抢答完毕后，由主持人打分，答对一次加1分，答错一次减1分。（5）设置一个系统清除开关，该开关由主持人控制。（6）具有犯规设置电路。超时抢答者，给予鸣喇叭警示，并显示规范组别。2.设计方案系统的输入信号有：各组的抢答按钮A、B、C、D，系统允许抢答信号STA，系统清零信号RST，计分时钟信号CLK，加分按钮端ADD、en，减分端SUB、sta，计时使能端en时钟信号clk,复位rst；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口可用a1、b1、c1、d1表示，四个组抢答时的计时数码显示控制信号，抢答成功组别显示的控制信号，各组计分显示的控制信号。整个系统至少有三个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块，其他功能模块（输出显示模块）。3.如图为流程图：开始 抢答 抢答鉴别 回答 加减分数 显示 倒计时 倒计时 犯规抢答或抢答后答题时间超时鸣喇叭警告。 4. 抢答器的顶层原理图设计:三、详细设计 （一）抢答鉴别及锁存模块抢答队伍共分为四组A,B,C,D。当主持人按下STA键后，对应的start指示灯亮，四组队伍才可以按抢答键抢答，即抢答信号A,B,C,D输入电路中后，通过判断是哪个信号最先为1得出抢答成功的组别1，2，3或4组，将组别号输出到相应端A1,B1,C1,D1,并将组别序号换算为四位二进制信号输出到STATES3.0端锁存，等待输出到计分和显示单元。同时RING端在有成功抢答的情况下发出警报。其模块如下： 抢答鉴别模块1抢答鉴别及锁存源程序 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qdjb is port(STA,RST:in std_logic; A,B,C,D:in std_logic; A1,B1,C1,D1,START:out std_logic; STATES:out std_logic_vector(3 downto 0);end qdjb;architecture one of qdjb issignal sinor,ringf,tmp,two:std_logic;beginsinor=(A XOR B) XOR (C XOR D);two=A and B;process(A,B,C,D,RST,tmp) begin if RST=1 then tmp=1; A1=0; B1=0; C1=0; D1=0;START=0;STATES=0000; elsif tmp=1 then if STA=1 then START=1; if (A=1AND B=0AND C=0AND D=0 ) then A1=1; B1=0; C1=0; D1=0; STATES=0001; tmp=0; ELSIF (A=0AND B=1AND C=0AND D=0) THEN A1=0; B1=1; C1=0; D1=0;STATES=0010;tmp=0; ELSIF (A=0AND B=0AND C=1AND D=0) THEN A1=0; B1=0; C1=1; D1=0; STATES=0011; tmp=0; ELSIF (A=0AND B=0AND C=0AND D=1) THEN A1=0; B1=0; C1=0; D1=1; STATES=0100;tmp=0; else tmp=1;STATES=0000; end if ; ELSE START=0; END IF; end if;end process;end one;（二）计分模块在计分器电路的设计中，按照一般的设计原则，按一定数进制进行加减即可，但是随着计数数目的增加，但由于实验板上数码管数目的限制在，每组都猜用十进制数计分，这种电路连线简单方便。clr为复位端，将计分起始分数设为3。CHOS3.0端功能是锁存已抢答成功的组别序号，当接加分按钮ADD后，将给CHOS3.0所存的组别加分。每按一次加1分，每组的分数将在对应的数码管上显示。 计分模块1、计分模块源程序LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jf ISPORT(chos : in STD_LOGIC_VECTOR (3 downto 0); CLK: IN STD_LOGIC;en : IN STD_LOGIC;sta : IN STD_LOGIC; ADD: IN STD_LOGIC; SUB: IN STD_LOGIC; A: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); B: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); C: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); D: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END jf;ARCHITECTURE ART OF jf ISSIGNAL AA: STD_LOGIC_VECTOR(3 DOWNTO 0);-SIGNALSIGNAL BB: STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL CC: STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL DD: STD_LOGIC_VECTOR(3 DOWNTO 0);signal q0:std_logic;signal n:integer range 0 to 3;signal i:std_logic;BEGINPOR1:PROCESS(ADD,SUB)BEGINi = add or sub;if clkevent and clk=1thenif i=0 then q0=0;n=0;elsif n=3 and i=1 thenq0=not q0;n=n+1;else q0=0;end if;end if;IF(q0EVENT AND q0=1) THEN IF( ADD=1 AND SUB=1) THENAA=0101; BB=0101; CC=0101; DD=0101;-赋初值均为5ELSIF(ADD=1 AND SUB=0) THENif en=1 thenIF(chos=1000) THENAA=AA+0001; BB=BB; CC=CC; DD=DD;ELSIF(chos=0100) THENAA=AA; BB=BB+0001; CC=CC; DD=DD;ELSIF(chos=0010) THENAA=AA; BB=BB; CC=CC+0001; DD=DD;ELSIF(chos=0001) THENAA=AA; BB=BB; CC=CC; DD=DD+0001;ELSE AA=AA; BB=BB; CC=CC; DD=DD;END IF; end if; -加分程序elsIF(SUB=1 AND ADD=0) THENif sta=1 thenIF(chos=1000) THENAA=AA-0001; BB=BB; CC=CC; DD=DD;ELSIF(chos=0100) THENAA=AA; BB=BB-0001; CC=CC; DD=DD;ELSIF(chos=0010) THENAA=AA; BB=BB; CC=CC-0001; DD=DD;ELSIF(chos=0001) THENAA=AA; BB=BB; CC=CC; DD=DD-0001;ELSE AA=AA; BB=BB; CC=CC; DD=DD;END IF;end if;ELSE AA=AA; BB=BB; CC=CC; DD=DD;END IF;ELSE AA=AA; BB=BB; CC=CC; DD=DD;END IF; A=AA; B=BB; C=CC; D=DD;END PROCESS;END ARCHITECTURE ART; （三）计时模块本系统中的计时器电路既有计时初始值的预置功能，又有减计数功能，功能比较齐全。其中将初始值设置为9秒，clk为时钟信号，EN端为高电平后开始计时，rst为复位端，操作简洁。其模块如下：计时模块1.计时源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt isport(clk,en,rst:in std_logic; ring:out std_logic; data:out std_logic_vector(3 downto 0);end cnt;architecture bhv of cnt is signal a:std_logic_vector(3 downto 0);beginprocess(clk)begin if rst=1 then a=1001;ring=0; elsif clkevent and clk=1 then if en=1 then a=1001; a=a-1; if a=0000 then a=0000;ring=1; end if; end if; end if;end process; data=a;end bhv; （四）位选显示模块 用于将抢答鉴别模块抢答成功的组别和计时器的时间进行显示，。其模块如下： 1.位选模块源程序library ieee; use ieee.std_logic_1164.all;USE ieee.std_logic_UNSIGNED.all;entity seltime is port(clr,clk: in std_logic; dain0,dain1,dain2,dain3,dain4,dain5: in std_logic_vector(3 downto 0); sel: out std_logic_vector(2 downto 0); daout:outstd_logic_vector(3downto 0); end seltime;architecture a of seltime is signal temp:integer range 0 to 5; begin process(clk) begin if (clr=1) then daout=0000; sel=000; temp=0; elsif (clk=1and clkevent) then if temp=5 then temp=0; else tempsel=000;daoutsel=001;daoutsel=010;daoutsel=011;daoutsel=100;daoutsel=101;daoutledledledledledledledledledledled=0000000;-00H end case; end process; end a;4、 仿真分析1.抢答鉴别及锁存波形仿真：2. 计分模块波形仿真：3. 计时模块波形仿真:4、 实习总结通过对Quartus软件仿真，证明了本产品在实际运用中的正确性，完全可以实现预期任务的要求，在有一组信号抢答成功后数码管显示相应的组别，在两组或两组以上信号同时抢答时视抢答无效。且计分器在实现计分功能时能够准确记录每组的成绩并将分数通过对应的数码管呈一位数显示，计时器在按下计时开始按钮后可以从9秒倒计时并通过译码器实时显示计时结果。如果在9秒时间内无人抢答，系统将发出警报，由小灯显示。但是该设计仍有需要改进的地方：1.在抢答鉴别模块中，只有当主持人按下抢答信号时，各小组才能开始抢答，并显示组号及对应的小灯。而当主持人没有按下抢答信号时，各组抢答无效，因此需要完善。2在计分模块中，只有当每组抢答正确时加一分，而抢答错误时，没进行设计减分功能，这是我们在这次设计中最大的不足，因此需要改进。五、实习心得与体会经过二周的EDA实验，我们通过不懈努力，成功地设计出了四路电子抢答器。因为对EDA技术及Quartus