生产实习报告格式1.doc

长安大学生产实习报告院系：电控学院电子科学与技术系专业名称：电子科学与技术班级：24050601学号：2405060136学生姓名：钱德亮指导教师：邱彦章 肖剑一、 实习目的通过生产实习，了解本专业的生产过程，巩固所学专业知识。了解IC产业发展现状；熟悉UNIX操作系统和工作站平台的EDA设计环境；掌握数字集成电路的设计流程和前端设计方法；熟悉Synopsys公司的电路仿真工具VCS和逻辑综合工具DC。二、实习时间2009年11月 30日2009年12月11日三、实习地点国家集成电路设计西安产业化基地四、实习内容1 IC产业发展现状中国目前IC产业的一些发展1.1 产业规模急剧扩大目前，我国已建和在建的8英寸、12英寸芯片生产线有17条，成为全球新的芯片代工基地。芯片设计公司从最初的几十家增至400多家，特别是上海的中芯国际、宏力半导体、华虹NEC和苏州的和舰等一批大型芯片制造企业的投产，增强了我国芯片产业的整体实力。统计显示，近年来，我国芯片产业规模年均增幅超过40%。2004年上半年，我国芯片市场总规模达1370亿元，芯片总产量超过94亿块。近几年中国集成电路产业的迅猛发展离不开市场需求的强劲拉动。中国电子信息制造业规模不断扩大，计算机、消费电子、网络通信、汽车电子等主要需求领域都呈现出了高速增长的势头。2004年，中国电子信息产业销售收入达到2.65万亿元，比2003年增长40%，集成电路市场规模已经达到2908亿元，同比增长40.2%，高于去年全球增幅12个百分点。2004年正成为中国IC设计产业由萌芽期进入成长期的重要里程碑。到2004年底，中国集成电路设计业拥有421家企业，从业人员上升到约1.65万人，总销售额达到了81.5亿元人民币，同比增长率达到41.5%，增长主要来自显示驱动芯片、智能卡芯片、无线通信芯片和多媒体芯片。预计今后四年的年复合增长率将达到65%左右，2008年销售额可望达到800亿。1.2 产业结构日趋合理 芯片产业结构日趋合理，芯片制业成为产业增长的主引擎。在地区布局上，我国芯片产业形成了几大重镇：以上海为龙头的长三角地区，产业链最完整、产业集聚度最高。以北京、天津为核心的环渤区，具有研发、人才优势。中芯国际在此建成了我国第一条12英寸生产线，初步构筑了产业高地。 以广州、深圳为中心的珠三角，是我国最大的信息产品制造和出口基地，依托巨大的市场需求，开始进军芯片产业。 以成都、西安为中心城市的中西部地区，人力、电力、水资源丰富，并拥有传的子工业基础，随着英特尔、中芯国际的芯片封装企业落户成都，英飞凌研发中心落户西安，该地区的芯片产业开始崛起。1.3 技术创新能力增强芯片制造工艺和技术水准迅速提升，特别是中芯国际北京12英寸生产厂的建成投产，使我国芯片生产技术从0.25微米、0.18微米进入到0.13微米、0.11微米的国际前沿水准。从中国制造到中国创造，随着我国企业自主创新能力的增强，催生了一批完全拥有自主知识产权的中国芯，如方舟、龙芯、爱国者、星光、网芯、展讯、中视一号等。特别引人瞩目的是，2004年上半年，位于上海张江高科技园区的展讯公司研制出我国第一块完全拥有自主知识产权、国际领先的第三代（3G）手机芯片，打破了手机芯片核心技术被国外通信公司垄断的局面。2004年底，复旦大学微电子研究院研制出基于清华大学DMB-T标准系统、拥有完全自主知识产权的中视一号数字电视芯片，是我国数字电视产业化进程的重大突破。1.4 出现领军企业权威预测显示，作为全球芯片产业增长最快的地区和全球最具发展潜力的市场，2010年前，中国将成为仅次于美国的全球第二大芯片市场。伴随市场需求的扩张、产业规模的升级、技术水准的提高，中国有望出现一批具备较强国际竞争力的品牌产品和强势企业。 我国的芯片产业体制和机制创新取得突破，政府引导、企业参与、市场运作的格局初步形成。除了国家的产业引导资金，越来越多的海外资本、民间资本投入芯片产业，资本运营初步进入良性循环。目前，有近10家芯片企业在境内外上市，其中在香港和纽约上市的中芯国际，使中国芯片产业开始牵动国际资本市场的神经.销售额超过1亿元的公司达到了16家，它们分别是晶门科技、大唐微电子、杭州士兰、珠海炬力、中国华大、绍兴芯谷科技、中星微、无锡华润矽科、华大电子、希格玛、展讯通信、国微电子、上海华虹、北京华虹、复旦微电子和深圳中兴微电子，其中晶门科技和大唐微电子的销售额超过了10亿。 2004年还初步形成了与IC设计业相关的上下游产业链。设计企业已与晶圆代工企业和封装测试企业建立了相对固定的良好业务关系，中芯国际、华虹NEC、上海先进、上海贝岭、无锡上华、首刚NEC、绍兴华越、南通富士通、上海长丰等代工和封装企业所提供的各种加工工艺和相应技术服务已基本满足了设计业的需求。2中国IC产业存在的问题中国的IC产业缺乏核心技术通过产业调研发现，就目前来看，目前，由于西方国家的出口限制，我国在芯片技术、设备上受制于人的局面尚未完全扭转。国内芯片设计公司规模偏小、技术落后，缺乏自主知识产权。2003年，全国芯片设计公司前十强的产值之和仅.4亿美元，而美国排名第十的芯片设计企业产值为6.5亿美。国内芯片制造企业几乎都是代工厂，自主创新能力薄弱，拥有自主产品和自主品牌的公司凤毛麟角。据了解，我国电子信息产业研发投入超过销售额10%的企业寥寥无几，只有华为、中兴通讯少数几家。绝大多数企业的研发投入低于2%，与外国公司差距悬殊。如韩国三星2003年研发投入近30亿美元，占销售额的8%。真正能在IC设计市场盈利的更多的是从事低端设计的公司。消费类产品的订单是国内IC设计公司追逐的目标，但消费类产品的技术含量往往不高。而事实上，国内近年来尽管在高端产品如CPU取得了一些突破。但技术含量仍然有限。2 UNIX操作系统 Unix是一个多任务多用户的操作系统。多任务是指可以同时运行几个不同的程序，或命令。在操作系统的术语里叫“进程”，就象在运行Windows的时候我们可以一边听CD 一边打字，同时打印机还在工作。多用户是指一台运行Unix系统的机器可以同时具有几个不同的输入输出设备，给几个，几十个用户同时使用。不同的输入输出设备我们称为终端。 Unix给每个终端设置不同的序号以协调工作，这个序号被称为终端序号。 Unix是一个根本不同于Dos的系统，无论其命令格式，用途都和Dos有很大区别。比如： 目录分割符是/,而不是。3数字集成电路设计流程和前端设计方法ASIC与SOPC，CPLD，SOC以及FPGA Sopc：在二十世纪九十年代末，可编程逻辑器件（PLD）的复杂度已经能够在单个可编程器件内实现整个系统。完整的单芯片系统（SOC）概念是指在一个芯片中实现用户定义的系统，它通常暗指包括片内存储器和外设的微处理器。最初宣称真正的SOC或可编程单芯片系统（SOPC）能够提供基于PLD的处理器。在2000年，Altera发布了Nios处理器，这是Altera Excalibur嵌入处理器计划中第一个产品，它成为业界第一款为可编程逻辑优化的可配置处理器。本文阐述开发Nios处理器设计环境的过程和涉及的决策，以及它如何演化为一种SOPC工具。 FPGA（现场可编程门阵列），是专用集成电路（ASIC）中集成度最高的一种，用户可对FPGA内部的逻辑模块和I/O模块重新配置，以实现用户的逻辑，因而也被用于对CPU的模拟。用户对FPGA的编程数据放在Flash芯片中，通过上电加载到FPGA中，对其进行初始化。也可在线对其编程，实现系统在线重构，这一特性可以构建一个根据计算任务不同而实时定制的CPUnios就是基于sopc技术的fpga实现的软核处理器quartus就是fpga的集成开发环境ASIC（Application Specific Intergrated Circuits），即专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。目前用CPLD（复杂可编程逻辑器件）和FPGA（现场可编程逻辑阵列）来进行ASIC设计是最为流行的方式之一，它们的共性是都具有用户现场可编程特性，都支持边界扫描技术，但两者在集成度、速度以及编程方式上具有各自的特点。ASIC的特点是面向特定用户的需求，品种多、批量少，要求设计和生产周期短，它作为集成电路技术与特定用户的整机或系统技术紧密结合的产物，与通用集成电路相比具有体积更小、重量更轻、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。CPLD是Complex Programmable Logic Device（复杂可编程逻辑器件）的缩写，代表的是一种可编程逻辑器件，它可以在制造完成后由用户根据自己的需要定义其逻辑功能。SOC，是个整体的设计方法概念，它指的是一种芯片设计方法，集成了各种功能模块，每一种功能都是由硬件描述语言设计程序，然后在SOC内由电路实现的；每一个模块不是一个已经设计成熟的ASIC“器件”，只是利用芯片的一部分资源去实现某种传统的功能。这种功能是没有限定的，可以是存储器，当然也可以是处理器4EDA工具的实践操作：VCS工具、DC工具4.1 VCS的简单使用方法1 什么是VCSVCS的全称是Verilog Compile Simulator，是Synopsys公司的强有力的电路仿真工具，可以进行电路的时序模拟。2 VCS的工作方式VCS运行首先把输入的verilog源文件编译，然后生成可执行的模拟文件，也可以生成VCD或者VCD记录文件。然后运行这个可执行的文件，可以进行调试与分析；或者查看生成的VCD 或者VCD记录文件。还生成了一些供分析和查看的文件，以便于调试。3 怎样进行仿真和验证仿真测试一个模块的大致步骤如下：（1） 首先需要编写好模块的verilog 代码。（2） 搭建testbench，充分了解被测模块的特性，编写测试向量，输入端口的激励，编写响应分析和监测部分。（3） 运行VCS 进行模拟，查看输出或者波形。（4） 若发现错误，分析错误类型和原因，修改代码或者修正测试方法，直到符合测试要求。4 VCS 的运行方式VCS 的运行方式有两种，一种是交互模式（interactive mode），一种是批处理模式（batchmode），两种方式各有优劣，具体用在不同的情况下。在测试小模块或者底层模块，情况不太复杂的时候，而又需要很详细信息的时候，可以采用交互模式，交互性能更好，显示更直观；当进行复杂测试而关注于整体性能，而不必去查看每个信号的时候，只需要查看所需要关心的信号即可，这种情况可以用批处理模式。5 VCS 简单使用例子Module Monitor&AnalyzerStimulus&Control下面用一个简单的例子来说明如何使用VCS这是个四位全加器的verilog 代码，存储为add4.v,module addr4 (clk,in1, in2, sum, carry);output 3:0 sum;output carry;input clk;input 3:0 in1, in2;reg 3:0 sum;reg carry;integer temp;initial beginsum = 0;carry = 0;endalways (posedge clk) begintemp = in1+in2;sum=temp;if (temp 15)carry = 1;elsecarry = 0;endendmodule然后再根据这个模块写一个测试模块，也称之为testbench，存为top.v，module top;reg clk_reg;reg 3:0 in1_reg, in2_reg;wire 3:0 sum;wire carry;addr4 a4 (clk_reg,in1_reg, in2_reg, sum, carry);parameter d = 100;initial beginclk_reg=0;in1_reg = 0;in2_reg = 0;repeat (16*100) begin#d in1_reg = in1_reg+1; in2_reg = in2_reg+1;/ $display($stime,in1_reg +%d in2_reg+ %d = sum %d carry is %d, in1_reg,in2_reg, sum, carry);/ $display($stime, %b + %b = %b and carry is %b, in1_reg, in2_reg, sum,carry);end/ $strobe($stime,in1_reg %b in2_reg %b sum %b carry %b, in1_reg, in2_reg,sum, carry);#1$finish(2);endalwaysbegin#50 clk_reg= clk_reg;endalways (sum) begin/$display($stime,in1_reg +%d in2_reg+ %d = sum %d carry_reg is %d, in1_reg,in2_reg, sum, carry_reg);$display($stime,now at a clock posedge,the operation is : %d + %d = %d and carry is%d, in1_reg, in2_reg, sum, carry);/$stop;endendmodule最简单的仿真，只要运行vcs filename 即可，filename 可以有很多个，比如上面的例子：vcs top.v add4.v然后，如果没有发现编译错误，将会出现VCS 的说明和一些信息，接下来的就是它的执行情况，翻译top.v 和add4.v，可以自动发现顶层模块，如果定义了timescale 将显示用的timescale 信息，如果没有，就显示No TimeScale specified。然后将产生一个名为simv 的可执行文件，这个就是模拟仿真文件。下面是运行结果：Parsing design file top.vParsing design file add4.vTop Level Modules:topNo TimeScale specified1 of 2 unique modules to generate1 of 1 modules doneInvoking loader.simv generation successfully completed下面我们来运行一下这个simv 可执行文件，simv 结果将显示：Chronologic VCS simulator copyright 1991-2001Contains Synopsys proprietary information.Compiler version 6.0; Runtime version 6.0; Jan 8 15:37 20020 now at a clock posedge,the operation is : 0 + 0 = 0 and carry is 0150 now at a clock posedge,the operation is : 1 + 1 = 2 and carry is 0250 now at a clock posedge,the operation is : 2 + 2 = 4 and carry is 0350 now at a clock posedge,the operation is : 3 + 3 = 6 and carry is 0450 now at a clock posedge,the operation is : 4 + 4 = 8 and carry is 0550 now at a clock posedge,the operation is : 5 + 5 = 10 and carry is 0650 now at a clock posedge,the operation is : 6 + 6 = 12 and carry is 0750 now at a clock posedge,the operation is : 7 + 7 = 14 and carry is 0850 now at a clock posedge,the operation is : 8 + 8 = 0 and carry is 1950 now at a clock posedge,the operation is : 9 + 9 = 2 and carry is 11050 now at a clock posedge,the operation is : 10 + 10 = 4 and carry is 11150 now at a clock posedge,the operation is : 11 + 11 = 6 and carry is 11250 now at a clock posedge,the operation is : 12 + 12 = 8 and carry is 11350 now at a clock posedge,the operation is : 13 + 13 = 10 and carry is 11450 now at a clock posedge,the operation is : 14 + 14 = 12 and carry is 11550 now at a clock posedge,the operation is : 15 + 15 = 14 and carry is 11650 now at a clock posedge,the operation is : 0 + 0 = 0 and carry is 01750 now at a clock posedge,the operation is : 1 + 1 = 2 and carry is 01850 now at a clock posedge,the operation is : 2 + 2 = 4 and carry is 01950 now at a clock posedge,the operation is : 3 + 3 = 6 and carry is 02050 now at a clock posedge,the operation is : 4 + 4 = 8 and carry is 02150 now at a clock posedge,the operation is : 5 + 5 = 10 and carry is 02250 now at a clock posedge,the operation is : 6 + 6 = 12 and carry is 02350 now at a clock posedge,the operation is : 7 + 7 = 14 and carry is 02450 now at a clock posedge,the operation is : 8 + 8 = 0 and carry is 1$finish at simulation time 160001V C S S i m u l a t i o n R e p o r tTime: 160001CPU Time: 0.100 seconds; Data structure size: 0.0MbTue Jan 8 15:37:31 2002验证输出的这些信息，就可以发现，模块的设计是正确的，满足和全加器的设计要求。注意到top.v 文件中的注释掉的几行，也可以用其他方式显示，特殊情况需要特殊处理。4.2DC(Design Compiler)的介绍（1）用户可以通过三种方式运行DesignCompiler1、dc_shell 命令行方式该方式是以文本界面运行Design compiler。在shell 提示符下直接输入“dc_shell” 就可以进入该方式运行。可以进入dc_shell 的交互模式(dc_shell),或者可以在启动dc_shell 的时候直接调用dcsh 的脚本来执行(dc_shell f script)。2、dc_shell-t 命令行方式该方式是以TCL（Tool Command Language 后面章节将有介绍）为基础的，在该脚本语言上扩展了实现Design Compiler 的命令。用户可以在shell 提示符下输入“dc_shell-t”来运行该方式。该方式的运行环境也是文本界面。可以进入dc_shell-t 的交互模式(dc_shell-t), 或者可以在启动dc_shell-t 的时候直接调用tcl 的脚本来执行(dc_shell-t f script)。3、design_analyzer 图形界面方式Design Analyzer 使用图形界面，如菜单、对话框等来实现Design图416 移位数目可变的综合电路Compiler 的功能，并提供图形方式的显示电路。用户可以在shell 提示符下打“design_analyzer”来运行该方式。注意：Design analyzer 的工作模式不是用于编辑电路图的，它只能用于显示HDL 语言描述电路的电路图。不论dcsh 模式还是tcl 模式都提供了类似于unix 的shell 脚本的功能，包括变量赋值、控制流命令、条件判断等等，但是dcsh 模式的语法规则不同于tcl 的语法规则，因此，使用dcsh 书写的脚本不能直接用于TCL 工作模式；使用TCL书写的脚本也不能直接用于dcsh 工作模式（2）使用Design Compiler 做电路综合的过程：图417 给出了做电路综合所需要的一些设置、命令以及综合的全过程。（3）综合过程中需要设置和使用的库以及DC 的初始化文件1、链接库 (link_library)link_library 设置模块或者单元电路的引用。注意：在link_library 的设置中必须包含*, 表示DC 在引用实例化模块或者单元电路时首先搜索已经调进DC memory 的模块和单元电路，如果在linklibrary 中不包含*，DC 就不会使用DC memory 中已有的模块，因此，会出现无法匹配的模块或单元电路的警告信息(unresolved design reference)。实例：link_library = “*” core_slow.db 其中core_slow.db 是一个工艺库2、目标库(target_library)target_library 用于设置综合时所要映射的库，target_library 中包含有单元电路的延迟信息，DC 综合时就是根据target_library 中给出的单元电路的延迟信息来计算路径的延迟。Link_library 与target_library 是定义了半导体制造商提供的单元电路及其相关信息的技术库，这些信息包括单元名字、引脚名字、单元延迟信息、引脚的带负载能力、工作环境等。3、符号库 (symbol_library)symbol_library 是定义了单元电路显示的Schematic 的库。用户如果想启动design_analyzer 或design_vision 来查看、分析电路时需要设置symbol_library。4、synthetic_library DesignWare 的库在初始化DC 的时候，不需要设置标准的DesignWare 库standard.sldb 用于实现Verilog 描述的运算符，对于扩展的DesignWare，需要在synthetic_library中设置，同时需要在link_library 中设置相应的库以使得在链接的时候DC 可以搜索到相应运算符的实现。Design Compiler 会在 .synopsys_dc.setup 文件中给定的search_path 中搜索以上几个库。5、DC 的初始化文件 .synopsys_dc.setup4DC 在启动的时候，会自动在如下三个目录下搜索该文件，对DC 的工作环境进行初始化：1）、$SYNOPSYS/admin/setup 目录下，DC 安装的标准初始化文件。2）、当前用户的$HOME 目录下，一