抢答器课程设计.doc

此文档收集于网络，如有侵权，请联系网站删除燕山大学课 程 设 计 说 明 书题目：抢答器学院（系）：电气工程学院年级专业：应用电子学 号：080103030192学生姓名：孙东钊指导教师：吕宏诗 张强教师职称：实验师燕山大学课程设计（论文）任务书院（系）：电气工程学院 基层教学单位：电子实验中心 学 号080103030192学生姓名孙东钊专业（班级）应电4班设计题目抢答器设计技术参数五人参赛，每人一个按钮；主持人一个按钮，按下开始，具有复位功能；抢中者对应的指示灯亮；显示抢中者序号；有人抢答时，蜂鸣2s。设计要求用拨码开关设定主持人及参赛者按钮；用红色信号指示灯组L1-L5表示对应参赛者指示灯；用点阵显示抢中者序号。工作量学会使用Max+PlusII软件、Verilog HDL语言和实验箱；独立完成电路设计，编程下载、连接电路和调试；参加答辩并书写任务书。工作计划1. 了解EDA的基本知识，学习使用软件Max+PlusII，下发任务书，开始电路设计；2. 学习Verilog HDL语言，用Verilog HDL进行程序设计3. 学习使用实验箱，继续电路设计；4. 完成电路设计；5. 编程下载、连接电路、调试和验收；6. 答辩并书写任务书。参考资料数字电子技术基础.阎石主编.高等教育出版社.EDA课程设计A指导书.郑兆兆等编.指导教师签字基层教学单位主任签字说明：此表一式四份，学生、指导教师、基层教学单位、系部各一份。2011年 1 月 14 日 目 录第1章 设计说明5 1.1 设计技术参数51.2 设计要求51.3 设计思路51.4 模块介绍5第2章 程序代码56 2.1 顶层文件62.2 qiangda模块62.3 dianzhen模块82.4 fengming模块11第3章 仿真图12 3.1 qiangda模块仿真12 3.2 fegnming模块仿真133.3 dianzhen模块仿真14 3.4 抢答器连接15第4章 管脚锁定15第5章 总结 16第6章 参考文献17引言 数字电路主要是基于两个信号,用数字信号完成对数字量进行算术运算和逻辑运算的电路我们称之为数字电路,它具有逻辑运算和逻辑处理等功能,数字电路可以分为组合逻辑电路和时序逻辑电路。EDA简介20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可行性，减轻了设计者的劳动强度。Verilog HDL 简介Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。Verilog HDL 有如下特点：1)能够在不同的抽象层次上，如系统级、行为级、RTL级、门级和开关级，对设计系统进行精确而简练的描述。2)能够在每个抽象层次的描述上对设计进行仿真验证，及时发现可能存在的错误，缩短设计周期，并保存整个设计过程的正确性。3)由于代码描述与工艺过程实现无关，便于设计标准化，提高设计的可重用性。如果有C语言的基础，只需很短时间就能学会和掌握Verilog HDL语言，因此，Verilog HDL语言可以作为学习HDL设计方法的入门和基础。 第1章 设计说明一设计说明1. 设计技术参数：五人参赛，每人一个按钮；主持人一个按钮，按下开始，具有复位功能；抢中者对应的指示灯亮；显示抢中者序号；有人抢答时，蜂鸣2s。2. 设计要求： 学会使用Max+PlusII软件、Verilog HDL语言和实验箱； 独立完成电路设计，编程下载、连接电路和调试； 参加答辩并书写任务书 3. 设计思路：本电路为5人抢答器的设计，可设k1,k2,k3,k4,k5对应五位选手,q1,q2,q3,q4,q5对应相应的抢答结果，warn为报警型号，LED1:5对应选手，当该选手抢答成功后则相应的LED发光 ，主持人控制复位键set，当主持人按下set键后，电路回到原始状态，即抢答前的状态，此时可以抢答。Q1,q2,q3,q4,q5分别对应着8*8点阵上的1,2,3,4,5，当q1,q2,q3,q4,q5中有高电平时，点阵对应的数字发光。同时蜂鸣器发出蜂鸣。4. 模块介绍： 本电路共计3个模块，即qiangda模块，fengming模块，dianzhen模块。 qiangda模块：qiangda模块对应着k1,k2,k3,k4,k5五位选手和set键作为输入，q1,q2,q3,q4,q5作为输出，还有一位时钟信号clk作为输入，且设置成上升沿有效。fengming模块：warn模块以q1,q2,q3,q4,q5和时钟clk1为输入，warn为输出，当q1,q2,q3,q4,q5有输入时，驱动warn模块工作，warn在2秒内有输出，然后消失，使蜂鸣器蜂鸣两秒，表示有人抢答成功。dianzhen模块：dianzhen模块同样也是以q1,q2,q3,q4,q5为输入，时钟clk为输入，ROW0:7,RA0:7为输出，ROW和RA驱动点阵工作。二.程序代码1. 顶层文件：module qiangdaqi(clk,clk1,k1,k2,k3,k4,k5,set,q1,q2,q3,q4,q5,RA,ROW,warn);input clk,k1,k2,k3,k4,k5,set,clk1;output q1,q2,q3,q4,q5,warn;output0:7 RA,ROW;qiangda u1(.clk(clk),.k1(k1),.k2(k2),.k3(k3),.k4(k4),.k5(k5), .set(set),.q1(q1),.q2(q2),.q3(q3),.q4(q4),.q5(q5);dianzhen u2(.clk(clk),.q1(q1),.q2(q2),.q3(q3),.q4(q4),.q5(q5),.RA(RA),.ROW(ROW);fengming u3(.q1(q1),.q2(q2),.q3(q3),.q4(q4),.q5(q5),.clk1(clk1),.warn(warn);endmodule2. qiangda模块：module qiangda(clk,k1,k2,k3,k4,k5,set,q1,q2,q3,q4,q5);input clk,k1,k2,k3,k4,k5,set;output q1,q2,q3,q4,q5;reg q1,q2,q3,q4,q5,suoding;always(posedge clk or posedge set)beginif(set)beginsuoding=0;q1=0;q2=0;q3=0;q4=0;q5=0;endelsebeginif(k1=1&suoding=0)beginq1=1;suoding=1;endelse if(k2=1&suoding=0)beginq2=1;suoding=1;endelse if(k3=1&suoding=0)beginq3=1;suoding=1;endelse if(k4=1&suoding=0)beginq4=1;suoding=1;endelse if(k5=1&suoding=0)beginq5=1;suoding=1;endendendendmodule3. dianzhen模块：module dianzhen(clk,q1,q2,q3,q4,q5,RA,ROW);input clk,q1,q2,q3,q4,q5;output0:7 RA,ROW;reg0:7 RA,ROW,count;always(posedge clk)begincount=count+1;if(count=9)count=1;if(q1)begincase(count)1:begin ROW=8b11111111;RA=8b00000000; end2:begin ROW=8b10111111;RA=8b00011000; end3:begin ROW=8b11011111;RA=8b00011000; end4:begin ROW=8b11101111;RA=8b00011000; end5:begin ROW=8b11110111;RA=8b00011000; end6:begin ROW=8b11111011;RA=8b00011000; end7:begin ROW=8b11111101;RA=8b00011000; end8:begin ROW=8b11111110;RA=8b00011000; endendcaseendelse if(q2)begincase(count)1:begin ROW=8b11111111;RA=8b00000000; end2:begin ROW=8b10111111;RA=8b00111100; end3:begin ROW=8b11011111;RA=8b00000100; end4:begin ROW=8b11101111;RA=8b00000100; end5:begin ROW=8b11110111;RA=8b00111100; end6:begin ROW=8b11111011;RA=8b00100000; end7:begin ROW=8b11111101;RA=8b00100000; end8:begin ROW=8b11111110;RA=8b00111100; endendcaseendelse if(q3)begincase(count)1:begin ROW=8b11111111;RA=8b00000000; end2:begin ROW=8b10111111;RA=8b00111100; end3:begin ROW=8b11011111;RA=8b00000100; end4:begin ROW=8b11101111;RA=8b00000100; end5:begin ROW=8b11110111;RA=8b00111100; end6:begin ROW=8b11111011;RA=8b00000100; end7:begin ROW=8b11111101;RA=8b00000100; end8:begin ROW=8b11111110;RA=8b00111100; end endcaseendelse if(q4)begincase(count)1:begin ROW=8b11111111;RA=8b00000000; end2:begin ROW=8b10111111;RA=8b00100100; end3:begin ROW=8b11011111;RA=8b00100100; end4:begin ROW=8b11101111;RA=8b00100100; end5:begin ROW=8b11110111;RA=8b00111100; end6:begin ROW=8b11111011;RA=8b00000100; end7:begin ROW=8b11111101;RA=8b00000100; end8:begin ROW=8b11111110;RA=8b00000100; end endcaseendelse if(q5)begincase(count)1:begin ROW=8b11111111;RA=8b00000000; end2:begin ROW=8b10111111;RA=8b00111100; end3:begin ROW=8b11011111;RA=8b00100000; end4:begin ROW=8b11101111;RA=8b00100000; end5:begin ROW=8b11110111;RA=8b00111100; end6:begin ROW=8b11111011;RA=8b00000100; end7:begin ROW=8b11111101;RA=8b00000100; end8:begin ROW=8b11111110;RA=8b00111100; endendcaseendelse begincase(count)1:begin ROW=8b11111111;RA=8b00000000; end2:begin ROW=8b10111111;RA=8b00000000; end3:begin ROW=8b11011111;RA=8b00000000; end4:begin ROW=8b11101111;RA=8b00000000; end5:begin ROW=8b11110111;RA=8b00000000; end6:begin ROW=8b11111011;RA=8b00000000; end7:begin ROW=8b11111101;RA=8b00000000; end8:begin ROW=8b11111110;RA=8b00000000; endendcaseendendendmodule4. fengming模块：module fengming (clk1,q1,q2,q3,q4,q5,warn); input q1,q2,q3,q4,q5;input clk1; output warn; reg1:0 a; reg oc; reg warn;always(posedge clk1 ) if(q1=1|q2=1|q3=1|q4=1|q5=1)begin if(oc=0) if(a2b10)begin a=a+1; if(a=2b10)oc=1; end else a=2b00; if(oc=1)a=a; endelse oc=0;always if(q1=1|q2=1|q3=1|q4=1|q5=1) if(a=2b10)warn=0; else warn=1; else warn=0;endmodule三.波形仿真图（1）qiangda模块仿真图：说明：两个抢答过程中，第一次k5首先出现高电平，在clk上升沿时q5变为高电平，此后，k3,k4,k2,k1在输入高电平已经无效。当set出现高电平后q5变为低电平。第二次抢答中k2首先出现高电平，在clk信号为上升沿时q2变为高电平，此后在输入k4，k5，k1，结果不变，第二次抢答中k3无变化，说明k3未参加抢答，set出现高电平后，所有输出变为0,说明该模块复合规则。在第三次第四次抢答中依然成立。qiangda模块波形仿真图qiangda仿真模块（2）fengming模块fengming模块波形仿真图Fengming仿真模块图3. dianzhen模块：dianzhen模块波形仿真图dianzhen模块仿真4. 抢答器全部模块连接图：四人抢答器总连接图说明：k1,k2,k3,k4,k5为选手抢答按钮，qiangda和dianzhen模块公用一个clk时钟信号，warn为fengming模块的输出信号，连接蜂鸣器，RA0:7和RAW0:7连接点阵，控制点阵显示1,2,3,4或5，q1,q2,q3,q4,q5用导线与LED显示灯1-5相连。四管脚锁定clk-73k1-39k2-40k3-41k4-44k5-45set-53RA0-75RA1-85RA2-87RA3-89RA4-92RA5-173RA6-175RA7-177ROA0-174ROW1-176ROW2-179ROW3-189ROW4-191ROW5-193ROW6-196ROW7-198Warn-38q1-12q2-13q3-14q4-15q5-17clk1-74在电脑上调试好程序后，下载至