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VHDL 实验指导书 1 目目 录录 实验一 节拍脉冲发生器 2 实验二 基于 LPM ROM 的九九乘法器 3 实验三 基本组合逻辑电路的 VHDL 设计 5 实验四 基本时序逻辑电路的 VHDL 设计 12 实验五 Moore 型有限状态机的设计 25 实验六 Melay 型有限状态机的设计 28 实验七 8 位硬件加法器 30 实验八 8 位硬件乘法器 32 实验九 数字钟 33 实验十 频率计 34 实验十一 梁祝 乐曲演奏电路设计 36 实验十二 交通灯实验 38 实验十三 点阵显示实验 39 实验十四 数字直接频率合成 42 实验十五 ispPAC10 芯片增益的调整 45 VHDL 实验指导书 2 实验一实验一 节拍脉冲发生节拍脉冲发生器器 一 实验目的一 实验目的 学习原理图输入设计方法 掌握顶层文件与下层文件的设计方法 二 实验内容二 实验内容 根据实验原理 用原理图设计方法设计节拍脉冲发生器 三 实验仪器三 实验仪器 EDA 实验箱 配置模块 时钟源模块 四 实验原理四 实验原理 1 功能划分 节拍脉冲发生器的实现一般采用的方法是 将计数器的计数结果输出给一译码 器 译码结果即为所需节拍 从原理上可将上述过程划分为二个功能模块 如下图 所示 四进制计数器2 4 译码器 计数电路负责来一个时钟脉冲计数一次 并构成一个 N 进制计数器 译码电 路负责将计数结果译码 译码输出的结果即为所需的节拍 2 功能模块的实现 1 计数器电路模块的实现 计数器电路模块如下图所示 clk 为输入时钟 计数器由两个 T 触发器组成 图中 Q1 Q0 为四进制计数器的输出 即输出输出依次为 00 01 10 11 这样 就完成了四进制计数器的工作 VHDL 实验指导书 3 同时将其在 file create create symbol files for current file 生成一符号 2 译码器电路模块的实现 可直接用 maxplus 元件库中的 2 4 译码器 74LS139 注意 74LS139 的使能端 为低电平 3 顶层文件实现 顶层文件原理图如下图所示 clk 是时钟输入引脚 Y3 Y2 Y1 Y0 是节拍 器的输出引脚 注意顶层文件的文件名应与工程名相同 五 实验步骤五 实验步骤 1 在 QuartusII 5 0 软件中新建原理图文件 输入自己设计的原理图 2 编译 仿真 锁定管脚并下载到目标芯片 3 用功能仿真验证其设计是否正确 4 设计一输出八节拍的节拍发生器 实验二实验二 基于基于 LPM ROMLPM ROM 的九九乘法器的九九乘法器 一 实验目的一 实验目的 学习 LPM 宏功能块设计方法 二 实验内容二 实验内容 基于 LPM ROM 设计九九乘法器 三 实验仪器三 实验仪器 EDA 实验箱通用编程模块 配置模块 时钟源模块 开关按键模块 数码管 显示模块 VHDL 实验指导书 4 四 实验原理四 实验原理 QuartusII 5 0 中提供了宏功能元件库 mega lpm 该库中有多种实用的参数可 更改的宏功能块 每一模块的功能 VHDL 组件定义 端口列表 参数含义及使用 方法都可在 Help 菜单中的 Megafunctions LPM 菜单对应的帮助栏中找到 基于 LPM ROM 的九九乘法器设计原理分析如下 乘法器原理 ad 3 0 作为被乘数和乘法表的列选地址 ad 7 4 作为乘数和乘 法表的横选地址 clk 为地址锁存时钟 q 7 0 为所选地址对应的乘法结果 如下 图所示乘法表文本格式 注 文件必须以 mif 为扩展名保存 保存的文件路径要与 上图参数设计的文件路径一致 且文件名也要一致 假如 被乘数 ad 3 0 4 乘数 ad 7 4 5 则在 LPM ROM 中第五列 第六行所寄存的数据为 20 即所得结 果 通过 q 7 0 输出 乘法表 rom data mif 文件根据以上原理建立 VHDL 实验指导书 5 为了便于观察九九乘法器的结果 用拨位开关输入乘数与被乘数 用八位发光 二极管显示相乘结果 五 实验步骤五 实验步骤 1 在 QuartusII 5 0 软件中新建原理图文件 输入自己设计的原理图 编译 仿真 锁定管脚并下载到目标芯片 2 将时钟频率接 32768Hz 分别用四位拨位开关输入乘数与被乘数 观察发 光二极管显示的结果 3 分析当乘数或被乘数大于 9 时 会出现什么结果 改进设计 一旦输入数 据不在 0 到 9 之间 输出结果一律为零 验证改进设计结果 实验三实验三 基本组合逻辑电路的基本组合逻辑电路的 VHDLVHDL 设计设计 一 实验目的一 实验目的 1 掌握简单的 VHDL 程序设计 2 掌握用 VHDL 对基本组合逻辑电路的建模 二 实验内容二 实验内容 分别设计并实现缓冲器 选择器 译码器 编码器 移位器 全加器的 VHDL 模型 三 实验仪器三 实验仪器 EDA 实验箱通用编程模块 配置模块 开关按键模块 LED 显示模块 四 实验原理四 实验原理 1 三态缓冲器 三态缓冲器 Tri state Buffer 的作用是转换数据 增强驱动能力以及把功能 模块与总线相连接 如果缓冲器的使能端 en 为 1 则缓冲器的输入端 in1 的信号值 被复制到输出端 否则 缓冲器的输出端为高阻态 三态缓冲器的输出端可以用线 与的方式和其他缓冲器的输出端接在一起 下例给出了三态缓冲器的 VHDL 源代 VHDL 实验指导书 6 码 图 3 1 1 三态缓冲器的仿真图形 2 数据选择器 Multiplexer 在数字系统设计时 需要从多个数据源中选择一个 这时就需要用到多路选择 器 下例给出了四选一 被选择数字宽度为 3 的选择器 VHDL 源代码模型 在上面这个模型中 由于使用了条件赋值语句条件赋值语句 所以写得很简短 上面的程序 代码还可以改写为使用进程的等价方式 如下例的 VHDL 源代码所示 VHDL 实验指导书 7 由于模型中使用了 std Logic 和 std Logic vector 数据类型 sel 可能的数值不 止四种 所以两种模型中都有一个分支来处理其他的数值 在综合的时候 EDA 工具一般都忽略这一分支 除了处理三态器件中的高阻态 Z 外 综合工具采用完 全相同的方法来处理 std Logic 和 Bit 数据类型 图 3 2 为本例中多路选择器的仿 真波形图 图 3 2 多路选择器的仿真图形 3 译码器 Decoder VHDL 实验指导书 8 译码器 Decoder 的输入为 N 位二进制代码 输出为 2N个表征代码原意的状 态信号 即输出信号的 2N位中有且只有一位有效 常见的译码器用途是把二进制 表示的地址转换为单线选择信号 下面例为一个 3 8 译码器的 VHDL 源代码模型 下图 3 3 为本例中 3 8 译码器的仿真波形图 图 3 3 3 8 译码器的仿真图形 4 编码器 Encoder 编码器 Encoder 的行为是译码器行为的逆过程 它把 2N个输入转化为 N 位 编码输出 有的编码器要求输入信号的各位中最多只有一位有效 且规定如果所有 输入位全无效时 编码器输出指定某个状态 编码器的用途很广 比如说键盘输入 编码等 下面例 3 4 1 为一个 8 3 优先编码器的 VHDL 源代码模型 VHDL 实验指导书 9 下图 3 4 为本例中 8 3 优先编码器的仿真波形图 图 3 4 8 3 优先编码器的仿真图形 5 移位器 Shifter 数据的移位是很重要的操作 在一定的条件下 右移意味着被 2 除 左移意味 着乘以 2 下面例 3 5 1 为一个移位器 Shifter 的 VHDL 源代码模型 在这个模型中 如果 sr 1 且 sl 0 移位器将输入信号右移一位后赋给输 出信号 如果 sr 0 且 sl 1 则移位器将输入信号左移一位后赋给输出信号 VHDL 实验指导书 10 对于 sr 和 sl 的其他两种输入模式 将输入信号直接赋给输出信号 信号 il 和 ir 分 别是左移操作和右移操作时在输入数据右端 或左端 补上的数据 使用 3 3 3 5 5 5 6 8 8 8 9 6 8 5 5 12 12 12 15 13 12 10 12 9 9 9 9 9 9 9 0 9 9 9 10 7 7 6 6 5 5 5 6 8 8 9 9 3 3 8 8 6 5 6 8 5 5 5 5 5 5 5 5 10 10 10 12 7 7 9 9 6 8 5 5 5 5 5 5 3 5 3 3 5 6 7 9 6 6 6 6 6 6 5 6 8 8 8 9 12 12 12 10 9 9 10 9 8 8 6 5 3 3 3 3 8 8 8 8 6 8 6 5 3 5 6 8 5 5 5 5 5 5 5 5 0 0 0 五 实验步骤五 实验步骤 1 在 QuartusII 5 0 软件中新建原理图文件 输入自己设计的原理图 编译 仿真 锁定管脚并下载到目标芯片 2 将第一全局时钟 CLK1 的跳线器接 4Hz 第二全局时钟 CLK2 的跳线器接 32768Hz 第三全局时钟 CLK3 的跳线器接 12MHz 将喇叭模块跳线 SK2 短接 可调电位器 SW1 控制喇叭音量大小 数码管 SM4 显示乐曲音符的高 中 低音 0 代表低音 1 代表中音 2 代表高音 数码管 SM2 SM3 显示常零 数码管 VHDL 实验指导书 39 SM1 显示乐曲演奏的音符 高 中 低 1 7 音符 观察 倾听实验结果 3 画出顶层设计文件的原理图 叙述电路的工作原理 实验十二实验十二 交通灯实验交通灯实验 一 实验目的一 实验目的 组合时序逻辑电路综合应用 二 实验内容二 实验内容 设计一个实用交通灯电路 三 实验仪器三 实验仪器 EDA 实验箱通用编程模块 配置模块 时钟源模块 数码管显示模块 EDA 实 验箱点阵扩展板 四 实验原理四 实验原理 本实验需要用到 EDA 实验箱点阵扩展板 该扩展板上以根据地理实际设置了 四箱红黄绿交通灯 该模块的介绍见前面的第一部分 如下图所示为十字路口示意 图 根据交通规则 即 红灯停 绿灯行 黄灯提醒 交通灯的亮灭规律为 初始 态是两个路口的红灯全亮 之后 东西路口的绿灯亮 南北路口的红灯亮 东西方 向开始通行 同时从 15 秒开始倒计时 倒计时到 5 秒时 东西路口绿灯开始闪烁 倒计时到 1 秒时东西绿灯灭 黄灯开始亮 倒计时到 0 秒后 东西路口红灯亮 同 时南北路口的绿灯亮 南北方向开始通行 同样从 15 秒开始倒计时 再切换到东 西路口方向 以后周而复始的重复上述过程 提示 从以上分析可知 主要设计模块是两个倒计时的计数器模块 然后可根 VHDL 实验指导书 40 据计时的时间状态设计输出状态即红绿灯信号控制模块 五 实验步骤五 实验步骤 1 在 QuartusII 5 0 软件中新建原理图文件 输入实验原理中的原理图 编译 仿真 锁定管脚并下载到目标芯片 2 将 EDA 实验箱点阵扩展板正确地安装在印有扩展板 C 字样的扩展插槽 CON3 和 CON4 上 保持扩展板上丝印文字方向与主板系统上丝印文字方向一致 扩展板各插针有效接触主板扩展槽 并且扩展板水平无倾斜 切忌用力过猛导致插 针损坏 3 将第一全局时钟 CLK1 的跳线器接 1Hz 第二全局时钟 CLK2 的跳线器接 32768Hz 下载成功后 交通灯即开始工作 其现象如下所述 数码管 SM6 SM5 显示交通灯的东西向的计时值 数码管 SM2 SM1 显示交 通灯南北向的计时值 计时均为 15 秒倒计时 扩展板上的发光二极管 L1 L12 显示东西 南北向红 黄 绿灯的状态 首先东西方向通行 绿灯 L6 和 L12 红 灯 L1 和 L7 被点亮 数码管从 15 秒开始倒计时 当数码管倒计时计到还剩 5 秒 时绿灯 L6 和 L12 开始闪烁 当计到 1 秒时黄灯 L5 和 L11 被点亮 并且绿灯 L6 和 L12 熄灭 0 秒过后转向南北方向通行 其现象与东西向一致 15 秒后又转向 东西向通行 以后将重复这一过程 4 画出本系统设计原理图 总结设计思路 实验十三实验十三 点阵显示实验点阵显示实验 一 实验目的一 实验目的 1 组合时序逻辑电路综合应用 2 学习 LED 点阵控制方法 二 实验内容二 实验内容 1 设计一个 16 16 的点阵显示电路 2 在 LED 点阵上显示自己的名字 三 实验仪器三 实验仪器 EDA 实验箱通用编程模块 配置模块 时钟源模块 数码管显示模块 EDA 实 验箱点阵扩展板 四 实验原理四 实验原理 本实验需要用到 EDA 实验箱点阵扩展板 1 汉字显示原理 在点阵扩展板上有一个 LED 点阵模块 它是由 4 块点阵共 16 16 256 个 LED 发光二极管组成 可以用来显示汉字 英文字母及简易图形 若要用点阵发光 VHDL 实验指导书 41 二极管显示汉字 首先要将汉字放在一个方块内 方格块分成 16 16 共 256 个小 方格 在方块内写上汉字 在有笔划下落处的小方格里填上 1 无笔划处填上 0 这样就形成了一个汉字二进制数据 将若干个汉字形成的数据组按一定规则 排列 并把它贮存在存储器内 就完成了汉字库的建立工作 2 点阵发光显示器的结构及工作原理 图 13 1 是一个 8 8 阵列的点阵发光显示器 该点阵发光显示器是由 8 8 阵 列组成 共 8 行 每行 8 只发光二极管 共 64 只发光管像素 每列的 8 只发光二 极管的所有负极 阴极 相连 点阵发光显示器在同一时间只能点亮一列 每列点 亮的情况是根据从显示器 H1 H8 送入的数据点亮 要使一个字符在显示器整屏显 示 点阵发光显示器就必须通过快速逐列点亮 而且是周而复始的循环点亮 使人 眼的暂留视觉效应形成一个全屏字符 3 点阵汉字电路的设计 设计点阵汉字显示电路就是将预先存放在汉字数据区 RAM ROM 内的汉字数 据按一定顺序快速正确的送往发光显示器 图 13 2 是点阵汉字电路示意图 图中 可以看到 16 16 阵列的点阵发光显示器和一个包含着 RAM ROM 的由 FPGA 芯片 型号为 ACEX1K30QC208 承担的输送汉字数据的汉字显示电路 ROM 的 A3 A2 A1 A0 决定汉字的 16 列的选取 A6 A5 A4 决定汉字 的选取 这样用 HZSEL 模块输出 A6 A5 A4 决定汉字的选取 其速度决定于引 脚 HZSEL 的频率 用 HZDSP 模块输出 A3 A2 A1 A0 决定每个汉字的 16 列 的选取 并从 L15 L0 输出 其速度决定于引脚 HZDSP 的频率 同时其输出 SEL 用于 16 16 阵列的点阵发光显示器列的选中 本实验是使用 FPGA 内部的 RAM ROM 这样可以把 RAM ROM 的 16 位数据 线的输出直接定义在点阵的数据端口上 这样可以减少编程的复杂性 另外 通过 该实验可以使用 FPGA 片内的 RAM ROM 该 RAM ROM 具有高速特性 及软件 中的 LPM 宏功能模块的调用及参数设置方法 在本实验中也可将点阵汉字显示的字符库建立在 ACEX1K100QC208 的片内 RAM ROM 中 在软件设计中 其 mif 文件中存放着点阵汉字显示的字符 通过改变每一个地址 00 FF 中相应的数据即可显示不同的汉字 mif 文件 和 RAM ROM 的结构图如下图所示 L1 L2 L3 L4 L5 L6 L7 L8 H1 H2 H3 H4 H5 H6 H7 H8 图 13 1 8 8 点阵二极管示意 图 VHDL 实验指导书 42 图 13 2 点阵模块示意图 本实验点阵的扫描方式为从右至左 通过降低时钟 CLK 的扫描频率可以清楚 的观察到点阵扫描的全过程 另外数据书写格式为高位在下低位在上 例如当扫 描到某一列时 对应 mif 文件中的一个地址 列所显示的数据从下至上依次 为 1100111111010101 1 代表本列的 LED 灯被电亮 0 代表本列的 LED 灯熄灭 那么相对应地址中的数据为 CFD5 五 实验步骤五 实验步骤 1 在 QuartusII 5 0 软件中新建原理图文件 输入实验原理中的原理图 编译 仿真 锁定管脚并下载到目标芯片 2 也可在 FPGA 中制作一 ROM 存需要的汉字 3 将时钟 HZDSP 的跳线器接 16384Hz 时钟 HZSEL 接 1HZ 下载成功后 LED 点阵即开始显示 当按下按键 K1 时 点阵全部熄灭 未按下按键 K1 VHDL 实验指导书 43 时 点阵循环显示 云南师范大学 字样 4 运行字模生成器 输入自己的名字 产生相应的二进制代码 将其正确地 填入调用的 LPM ROM 中的 mif 文件 该文件可用 windows 自带的记事本 程序打开 内 重新编译并下载程序到目标芯片 观察实验现象 5 总结点阵 LPM ROM 的使用方法 实验十四实验十四 数字直接频率合成数字直接频率合成 一 实验目的一 实验目的 1 掌握数字直接频率合成 DDS 的基本原理 2 掌握用 FPGA 实现数字频率合成的方法 二 实验内容二 实验内容 用 FPGA 通过直接数字合成产生正弦波 三角波 方波 三 实验仪器三 实验仪器 1 EDA 实验箱 2 EDA 实验箱通信扩展板 3 双踪示波器 四 实验原理四 实验原理 1 直接数字合成的原理 DDS 是一种新型的频率合成技术 具有较高的频率 分辨率 容易实现快速的频率切换 并保持相位的连续 所以在现代电子 系统中 尤其是在通信领域 它的应用越来越广泛 数字频率合成的原理 就是通过对相位的量化值进行简单的累加运算 从而得到输出信号的当前 相位值 而用于累加的相位增量的量化值决定了信号的输出频率 下图 1 为一个基本的 DDS 结构 频频率率 累累加加 相相位位 累累加加 相相位位 幅幅度度 变变换换 系系统统控控制制 输输入入 输输出出 图 14 1 2 本实验在实验箱上实现一个频率可变 能产生三种波形的数字频率合成器 主要由可变频率发生 相位累加 相位 幅度变换组成 可变频率发生和相位累加 功能由计数器完成 相位 幅度变换功能则由 FPGA 内部的 EAB 单元实现 即调用 VHDL 实验指导书 44 ALTERA 的 LPM ROM 模块形成一个正弦 ROM 查找表 下图 14 2 为本实验的框图 波波形形选选择择 频频率率选选择择 波波形形及及频频率率 控控制制 正正弦弦波波形形数数据据 三三角角波波形形数数据据 方方波波波波形形数数据据 D D A A 转转 换换 器器 输输出出 图 14 2 为简化实现方法 先完成三角波 锯齿波的实现 其参考程序图如下 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity da is port clk reset in std logic model in std logic vector 1 downto 0 daout out std logic vector 7 downto 0 end da architecture a of da is signal count std logic vector 7 downto 0 signal tmp1 std logic begin daout count process reset clk model begin if reset 0 then count 0 elsif rising edge clk then if model 0 then 正向锯齿波 count count 1 elsif model 1 then 负向锯齿波 count count 1 elsif model 2 then 三角波 if tmp1 1 then count count 1 if count 254 then tmp1 0 else tmp1 1 end if else VHDL 实验指导书 45 count count 1 if count 1 then tmp1 1 else tmp1 0 end if end if elsif model 3 then 阶梯波 count count 100000 end if end if end process end a 由上面程序可知 锯齿波 三角波可用计数器来实现 但正弦波要从存储器中 取数据样值来实现 而取值步进值越大则输出合成的频率也就越高 当然它与取值 频率也是相关的 取值频率越大输出的频率段值也相应增大 在本实验中取值频率 是可以任意改变的 不能接 100M 因为 D A 转换速度有限 五 实验步骤五 实验步骤 1 在 QuartusII 5 02 软件中完成锯齿波 三角波的 VHDL 程序 编译 仿真 锁定管脚并下载到目标芯片 2 在 EDA 实验箱通用 D A 模块实现 D A 的转换 3 用连接线将实验箱上 DA OUT 的输出接到双踪示波器的一个通道 观察示波 器显示的波形 4 在上述程序中增加方波的输出 并可改变占空比 5 实现正弦波输出 试考虑相位 幅值因素 VHDL 实验指导书 46 实验十五实验十五 ispPAC10ispPAC10 芯片增益的调整芯片增益的调整 一 实验目的一 实验目的 1 了解 PAC Designer 软件的使用方法 2 了解 ispPAC10 器件增益的调节方法 二 实验内容二 实验内容 通过 PAC Designer 软件进行模拟可编程器件 ispPAC10 增益调整 三 实验仪器三 实验仪器 EDA 实验箱通用编程模块 配置模块 模拟信号源模块 分立元件模块 EDA 实验箱 ispPAC10 01PI 适配板 20M 双踪示波器 四 实验原理四 实验原理 每片 ispPAC10 器件由四个集成可编程模拟宏单元 PACblock 组成 图 15 1 所 示的是 PACblock 的基本结构 每个 PACblock 由一个差分输出的求和放大器 OA 和两个具有差分输入的 增益为 1 至 10 以整数步长可调的仪用放大器组成 输 出求和放大器的反馈回路由一个电阻和一个电容并联组成 其中 电阻回路有一个 可编程的开关控制其开断 电容回路中提供了 120 多个可编程电容值以便根据需要 构成不同参数的有源滤波器电路 图 15 1 PACblock 结构示意图 1 通用增益设置 通常情况下 PACblock 中单个输入仪用放大器的增益可在 1 至 10 的范围内 VHDL 实验指导书 47 按整数步长进行调整 如图 15 2 所示 将 IA1 的增益设置为 4 则可得到输出 VOUT1相对于输入 VIN1为 4 的增益 将 IA1 的增益设置为 4 则可得到输出 VOUT1相对于输入 VIN1为 4 的增益 图 15 2 增益为 4 的 PACblock 配置图 设计中如果无需使用输入仪用放大器 IA2 则可在图 15 2 的基础上加以改进 得到最大增益为 20 的放大电路 如图 15 3 所示 图 15 3 增益为 20 的 PACblock 配置图 在图 15 3 中 输入放大器 IA1 IA2 的输入端直接接信号输入端 IN1 构成加 法电路 整个电路的增益 OUT1 IN1 为 IA1 和 IA2 各自增益的和 如果要得到增益大于 20 的放大电路 可以将多个 PACblock 级联 图 15 4 所 示的是增益为 40 的连接方法 图 15 4 增益为 40 的 PACblock 配置图 图 15 4 中使用了两个 PACblock 其中 IA1 IA2 和 OA1 为第一个 PACblock VHDL 实验指导书 48 中的输入 输出放大器 IA3 IA4 和 OA2 为第二个 PACblock 中的输入 输出放 大器 第一个 PACblock 的输出端 OUT1 接 IA3 的输入端 这样 第一个 PACblock 的增益 G1 VOUT1 VIN1 4 第二个 PACblock 的增益 G2 VOUT2 VOUT1 10 整个电路的增益 G VOUT2 VIN1 G1 G2 4 10 40 如果将第二个 PACblock 中的输入放大器组成加法电路 那么可以用另一种方 式构成增益为 40 的放大电路 如图 15 5 所示 图 15 5 增益为 40 的另一种 PACblock 配置图 如果要得到非 10 倍数的整数增益 例如增益 G 47 可使用如图 2 6 所示的配 置方法 在图 15 6 中 IA3 和 IA4 组成加法电路 因此有以下关系 VOUT1 4 VIN VOUT2 10VOUT1 7IN1 整个电路增益 G VOUT2 VIN1 47 图 15 6 增益为 47 的 PACblock 配置图 2 分数增益的设置法 VHDL 实验指导书 49 除了各种整数倍增益外 配合适当的外接电阻 ispPAC 器件可以提供任意的 分数倍增益的放大电路 例如 想得到一个 5 7 倍的放大电路 可按图 15 7 所示 的电路设计 图 15 7 增益为 5 7 的 PACblock 配置图 图 15 7 中 通过外接两个 50K 和 11 1K 的电阻分压 得到输入电压 VIN2 11 1 50 50 11 1 Vin 0 0999Vin Vin 10 而 Vout1 5 Vin 7 VIN2 5 Vin 7 Vin 10 5 7Vin 因此 G Vout1 Vin 5 7 3 整数比增益设置法 运用整数比技术 ispPAC 器件提供给用户一种无需外接电阻而获得某些整数 比增益的电路 如增益为 1 10 7 9 等等 图 15 8 是整数比增益技术示意图 图 15 8 整数比增益技术示意图 在图 15 8 中 输出放大器 OA1 的电阻反馈回路必须开路 输入仪用放大器 IA2 的输入端接 OA1 的输出端 OUT1 并且 IA2 的增益需设置为负值以保持整个 电路的输入 输出同相 在整数比增益电路中 假定