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LED 大屏幕显示控制系统设计大屏幕显示控制系统设计 第 I 页 摘摘 要要 LED 显示屏是集微电子技术 光电子技术 计算机技术 信息处理技术于一体的大 型显示系统 它以其适用范围广 寿命长 工作性能稳定 功耗低 亮度高 而日渐在 显示领域中得到广泛应用 如广告 车站 码头 证券 银行等信息传播 信息发布方 面 是目前国际上比较流行的显示媒体 本文介绍了一种全新的 LED 显示屏控制解决方案 主要使用 Altera cyclone 飓风 FPGA 和 16 位凌阳单片机 SPCE061A 作为主控器件 采用较普遍的 74LS595 作为 LED 显示屏显示驱动芯片 实验表明按照本系统的设计出的电路简单 控制方便 屏幕显示 稳定 效果佳 是现代 LED 电子屏的一种很好的解决方案 文中首先描述了 LED 的结构原理 模块 分类 亮度控制方式和电子屏的组成 对 cyclone 飓风 FPGA 的配置模式进行了简要的介绍 对 Altera 公司编程软件 Quartus 4 0 与 MAX PLUS 相比独有的特点及新技术进行了比较详细的分析 以便对它有一个比较 清晰的了解 并采用此软件为以后的系统设计提供参考 最后以本系统的 192x128 的单色 红色 点阵屏为模板 详细的介绍系统电路的设 计及在大屏幕上显示汉字和图形的原理及各种显示方式的算法 及如何让屏幕显示的更 稳定 清晰做了些探讨 关键词 关键词 LED 显示屏显示屏 配置配置 Quartus 凌阳单片机凌阳单片机 飓风飓风 FPGA 第 II 页 Abstract LED panels are a large scale display system which consist of microelectronics technique photoelectron technique computer technique and information handles technique With it s wide application scope long life span stable work function low power consumes high bright degree gradually LED panels become extensive application in display field as the information transmission and announcement measures Such as advertise the station wharf stock certificate bank etc it is popular display medium This thesis introduced a kind of all new LED panels control solution The Mainly control unit use one Altera cyclone EP1C6 and one 16 bit lingyang single chip processor SPCE061A which both is popular in current industry control field use the common 74LS595 as the LED display driver chip The experiment result according to this system shows that it is a good solution with the characteristics of simplified circuit conveniently control stably display and good effect this thesis first described the LED s construction principle module and classification Then gives out a brief introduction of the configuration mode for cyclone FPGA this system adapts active mode and gives out a detail description about the programmer software Quartus 4 0 and it s unique features when compared with the MAX PLUS which provides reference for new system design At last takes Monochromatic lattice red of the 192x128s in this system as template gives out the analysis of this system circuit the principle of displaying Chinese character or figure on large screen and the algorithm for different display mode also discussed how to make screen display more stable and clearer Key words LED panels configuration Quartus lingyang single chip processor cyclone FPGA 第 III 页 目目 录录 第 1 章 LED 显示屏技术概述 1 1 1 LED 原理 1 1 2 LED 模块 1 1 3 LED 显示屏分类 2 1 4 LED 亮度控制方法 2 1 5 LED 显示屏组成 2 第 2 章 CYCLONE 飓风 FPGA 配置 4 2 1 主动配置模式 5 2 2 被动串行配置 7 2 3 JTAG 配置模式 9 第 3 章 QUARTUS 4 0 软件简介 11 第 4 章 系统硬件电路设计 15 4 1 系统上位机 15 4 2 主控板 17 4 2 1 SPCE061A 16 位凌阳单片机概述 17 4 2 2 CycloneTM 系列芯片概述 18 4 2 3 M4K 模块介绍 19 4 2 4 cyclone 锁相环 PLLs 20 4 2 5 SPCE061A 控制电路 21 4 2 6 FPGA EP1C6 的大屏幕驱动信号产生电路 22 4 3 点阵驱动电路 22 第 5 章 系统软件设计 24 5 1 RAM 中数据存放格式 24 5 2 SPCE061A 字模数据送到 RAM 中算法 24 5 3 整屏数据同时上移算法 25 5 4 整屏左移算法 26 5 5 整屏右移算法 28 5 6 主程序模块 30 5 7 中断接收字模模块 31 小 结 34 参考文献 35 致 谢 36 附录一 英文翻译 37 附录二 电路图 65 第 1 页 第第 1 1 章章 LEDLED 显示屏技术概述显示屏技术概述 随着时代的发展 信息的交流在我们的生活中起着越来越重要的作用 从传统的广 播 电视 报纸 到现在的移动通信 因特网 无论信息交流的手段如何发展 仍不能 改变 LED 显示屏在传递信息方面受到的关注 近几年在 LED 材料研制和控制技术上的 发展 更是受到人们的关注 在目前这个群雄逐鹿的显示领域 包括 CRT LCD DLP 背投技术 等离子显示技术等 LED 显示技术将凭借其自身的优势 在未来的显示领域中取得一席之地 LED 显示屏是集微电子技术 计算机技术 信息处理技术 光电子技术于一体的大 型显示系统 它以其适用范围广 寿命长 工作性能稳定 功耗低 亮度高 而日渐在 显示领域中得到广泛应用 如广告 医院 车站 码头 证券 银行 展览等信息传播 信息发布方面 是目前流行的显示媒体 1 11 1 LEDLED 原理原理 在某些半导体材料的 PN 结中 注入的少数载流子与多数载流子复合时会把多余的能 量以光的形式释放出来 从而把电能直接转换 为光能 PN 结加反向电压 少数载流子难以注 入 故不发光 这种利用注入式电致发光原理 制作的二极管叫发光二极管 通称 LED 其原 理图如图 1 1 所示 LED 的发光颜色和发光效率与制作 LED 的 材料和工艺有关 目前广泛使用的有红 波长 660nm 绿 波长 470nm 蓝 波长 525nm 三种 由于 LED 工作电压低 仅 1 5 3V 能 主动发光且有一定亮度 亮度又能用电压 或 电流 调节 本身又耐冲击 抗振动 耐高温 寿命长 10 万小时 所以在大型的显示设备和户外的显示媒介中 目前尚无其他的显示 方式与 LED 显示方式匹敌 LED 象素直径的大小一般有 3 3 75 5 8 15 19 26 等 1 21 2 LEDLED 模块模块 1 LED 发光管 一般由单个 LED 晶片 反光碗 金属阳极 金属阴极构成 外包具有透光聚光能力 的环氧树脂外壳 可用一个或多个 不同颜色的 单灯构成一个基本像素 由于亮度高 多用于户外显示屏 2 LED 点阵模块 由若干晶片构成发光矩阵 用环氧树脂封装于塑料壳内 适合行列扫描驱动 容易构 成高密度的显示屏 多用于户内显示屏 3 贴片式 LED 发光灯 或称 SMD LED 图图 1 1 发光二极管发光二极管 第 2 页 LED 发光灯是贴焊形式的封装 可用于户内全彩色显示屏 可实现单点维护 有效 克服马赛克现象 1 31 3 LEDLED 显示屏分类显示屏分类 1 按颜色划分 单色屏 双色屏和全色屏 目前在市面上见得比较多的是红 绿 蓝 3 种颜色的 LED 发光二极管 用它们做成 的 LED 屏被称为单色屏 红色和绿色的 LED 放在一起作为一个象素制作的显示屏叫双色 屏或彩色屏 2 按使用的环境划分 户内屏 户外屏和半户外屏 户内屏面积一般从不到 1 平米到十几平米 点密度较高 在非阳光直射或灯光照明环 境使用 观看距离在几米以外 屏体不具备密封防水能力 户外屏面积一般从几平米到几十甚至上百平米 点密度较稀 多为 1000 4000 点每平 米 发光亮度在 3000 6000cd 平米 朝向不同 亮度要求不同 可在阳光直射条件下使用 观看距离在几十米以外 屏体具有良好的防风抗雨及防雷能力 半户外屏介于户外及户内两者之间 具有较高的发光亮度 可在非阳光直射户外下使用 屏体有一定的密封 一般在屋檐下或橱窗内 3 按控制或使用方式划分 同步屏和异步屏 同步方式是指 LED 显示屏的工作方式基本等同于电脑的监视器 它以至少 30 场 秒 的更新速率点点对应地实时映射电脑监视器上的图像 通常具有多灰度的颜色显示能力 可达到多媒体的宣传广告效果 异步方式是指 LED 屏具有存储及自动播放的能力 在 PC 机上编辑好的文字及无灰 度级图片通过串口或其他网络接口传入 LED 屏 然后由 LED 屏脱机自动播放 一般没有 多灰度显示能力 主要用于显示文字信息及一些图片 可以多屏联网显示 4 按使用方式划分 点阵屏 点阵数码混合屏 1 4 LED 亮度控制方法亮度控制方法 LED 亮度控制有两种方法 一种是改变流过 LED 的电流 一般 LED 管允许连续工 作电流在 20 毫安左右 除了红色 LED 有饱和现象外 其他 LED 亮度基本上与流过的电 流成比例 另一种方法是利用人眼的视觉惰性 用脉宽调制方法来实现灰度控制 也就 是周期性改变光脉冲宽度 即占空比 只要这个重复点亮的周期足够短 即刷新频率足 够高 人眼是感觉不到发光象素在抖动 由于脉宽调制更适合于数字控制 几乎所有的 LED 屏都是采用脉宽调制来控制灰度等级的 1 5 LED 显示屏组成显示屏组成 LED 显示屏是一种发布信息的载体 这要求它能够接收计算机发送过来的显示数据 因此主要包括 显示信息发送端即上位机 数据处理主控板模块以及显示驱动电路三部 分组成 上位机与主控板之间的数据通信可以是 RS 485 协议 也可采用 TCP IP 协议来 进行多个 LED 屏之间的连网通讯 随着 LED 制造工艺的改进 LED 使用寿命 亮度及灰度等级都在原来的基础上有很 大的提高 特别是现代 PC 技术 网络技术 IC 技术的发展 使 LED 点阵大屏幕的控制 第 3 页 变得越来越方便 尤其是近几年的多媒体技术发展并在这方面的研究和应用 使 LED 点 阵屏的画面变得越来越生动 形象 这促使了 LED 屏在我们生活中的不可或缺的信息交 流工具 本系统设计的是一种户内型 LED 点阵屏 采用了目前在控制方面的新技术 新手段 实验表明本系统 电路简单 控制方便 屏幕显示稳定 效果佳 是现代 LED 显示屏的 一种很好的解决方案 第 4 页 第第 2 2 章章 CycloneCyclone 飓风飓风 FPGAFPGA 配置配置 飓风 FPGA 使用 SRAM 来存放配置数据 而 SRAM 是不能掉电保存数据的 因此 FPGA 在每次上电时必须将配置数据下载到 FPGA 内部 飓风 FPGA 的配置有三种模式 主动模式 AS 被动模式 PS 和 JTAG Joint Test Action Group 联合测试行动组 模 式 可以使用其中的任何一种来配置 Cyclone 飓风 FPGA 表表 2 1 FPGA 配置模式配置模式 配置方式描述 主动模式配置途径 配置芯片 EPCS1 或 EPCS4 被动模式 配置途径 1 增强型配置芯片 EPCS4 EPCS8 和 EPCS16 2 EPC1 和 EPC2 3 智能主机如微处理器 4 下载电缆 JTAG 模式 通过 JTAG 引脚配置 1 下载电缆 2 智能主机如微处理器 3 JamTM 标准测试和编程语言 STAPL 你可以选择一片飓风芯片将其 MESL0 和 MESL1 引脚通过置 0 或 1 来区别是哪一种配置 模式 引脚具体连接情况如表 2 2 所示 表表 2 2 配置模式管脚选择配置模式管脚选择 MESL1MESL0配置模式 00AS 01PS 00 或 1JTAG 注意 1 MESL 引脚不能悬空 让它们接逻辑 0 或 1 这些引脚支持非 JTAG 配置模式 如果你的设计只适合 JTAG 配置模式 那就将 MESL0 接到 VCC 上 2 JTAG 模式的优先级比 AS 和 PS 高 这说明在 JTAG 模式中 MESL 的设置是无效 的 在配置完成之后 飓风 FPGA 会对寄存器和 I O 引脚进行初始化 然后进入用户模式 同时用户程序开始起作用 飓风FPGA芯片是第一款支持配置数据压缩的新型FPGA芯片 这个特点允许我们对 配置数据进行压缩之后通过PC机将位数据流下载到专用的配置芯片内 如 EPCS1或 EPCS4 飓风FPGA芯片会自动的在配置过程中对位数据流进行实时解压缩 同时对芯片 第 5 页 编程 配置数据压缩功能支持主动和被动配置模式 但它不支持JTAG配置模式 数据压 缩之后其文件大小是压缩之前的35 到60 表 2 3 是未压缩的飓风系列 FPGA 芯片原始配置文件大小 如果要配置多个 FPGA 就 将其文件大小相加 其和的大小就为配置文件的大小 表表 2 3 飓风系列飓风系列 FPGA 配置数据配置数据 芯片位数据大小字节数据大小 EP1C3627 37678 422 EP1C4925 000115 625 EP1C61 167 216145 902 EP1C122 326 528290 816 EP1C203 559 608444 951 下面分别对这三种配置模式作简单介绍 2 12 1 主动配置模式主动配置模式 串行配置芯片提供了一个串行接口来接收配置数据 在配置过程中 飓风 FPGA 就 会通过串行接口读配置芯片中的配置数据 如果是压缩数据就对其进行解压缩 并对芯 片进行配置 在这个过程中 FPGA 控制配置接口的动作 因此称此方式为主动配置模式 与被动模式相比 配置芯片控制配置接口的动作 主动配置模式 AS 时序图如图 2 1 所示 图图 2 1 主动配置模式时序图主动配置模式时序图 在系统上电的时候 飓风芯片和串行配置芯片都会进入系统上电复位 POR 阶段 一旦飓风芯片进入 POR 状态 它就会将 nSTATUS 设为低电平指示系统忙 使 CONF DONE 设为低电平指示芯片未配置 在 POR 之后 典型时间是 100ms 飓风 FPGA 就释放 nSTATUS 低电平状态而被外挂的 10K 电阻拉为高电平使 FPGA 进入配置模 式状态 一旦 FPGA POR 成功 它就退出 POR 状态 所有的 I O 引脚是处于三态 飓风 第 6 页 芯片的 I O 口在配置前及配置中都有一个弱的内部上拉电阻 DCLK 在 FPGA 的整个配置 周期内是始终产生的 并且这个时钟为串行接口提供时钟 飓风芯片使用内部的晶振来 产生 DCLK 的 图 2 2 给出了主动配置单个 FPGA 芯片的电路连接图 图图2 2 主动配置主动配置FPGA芯片芯片 1 主动配置多个 FPGA 芯片 你可以使用单个串行配置芯片来配置多个 FPGA 芯片 使用 nCE 和芯片使能输出脚 nCEO 级连多片 FPGA 芯片 而在这芯片链中第一片 FPGA 芯片的 nCE 脚必须接到地上 而使它的 nCEO 脚接到第二片的 nCE 脚上 并且必须使最后一片芯片的 nCEO 悬空 当 第一片芯片接收了其所有的配置数据之后 它就会使 nCEO 变为低电平而使下一片芯片 处于接收配置数据状态 这个芯片链中的所有 nCONFIG nSTATUS CONF DONE DCLK DATA0 引脚都是连在一起的 第一片飓风 FPGA 芯片配置成主控芯片 它控制 这个链中的所有其它 第 7 页 图图 2 3 用一个串行配置芯片配置多个用一个串行配置芯片配置多个 FPGA 芯片 主动配置 芯片 主动配置 芯片的配置 必须将主控芯片的 MESL 引脚连接为主动模式 而链中的其它芯片接成被 动模式 其总的电路连接图如图 2 3 2 为多个 FPGA 芯片配置同样的数据 在一些特殊的应用中要求使多个 FPGA 芯片具有同样的电路功能 那么势必要使这些 FPGA 配置同样的数据 这就要在串行芯片中存放几个区的同样的配置数据 第一区的数 据送给主控芯片 而接下来的同样的配置数据就送给链中的其它被动配置模式芯片 配 置完成之后 那么有同样配置数据的芯片就具有了同样的电路功能 其电路图与用一个 串行配置芯片配置多个 FPGA 芯片 主动配置 一样 3 在系统配置 FPGA 芯片 通过主动配置接口 你也可以在系统对配置芯片编程 在系统编程过程中 FPGA 是 不会接收配置数据的 因为下载电缆使其 nCE 引脚被置成高电平 而 nCONFIG 为低电 平使 FPGA 处于复位状态 在配置芯片编程完成之后 下载电缆会释放 nCE nCONFIG 引脚 它们被各自的下拉和上拉电阻拉为低电平和高电平 电路连接图 2 4 所示 第 8 页 图图 2 4 在系统配置串行芯片在系统配置串行芯片 2 22 2 被动串行配置被动串行配置 飓风 FPGA 也支持被动配置模式 在被动配置模式中 一个额外的主机 配置芯片 嵌入式微处理器 或 PC 主机 控制配置过程 配置数据是以同步的形式经 DATA0 和 DCLK 引脚传送到 FPGA 内部的 PS 配置波形时序图如图 2 5 图图 2 5 被动配置时序图被动配置时序图 注意 第 9 页 1 在电源上电和配置过程中 CONG DONE 是为低电平的 在配置结束之后 CONF DONE 被置为高电平 它指示配置成功 如果芯片重配置 CONF DONE 在 nCONFIG 变为低电平后变为低电平 2 在配置过程中 用户引脚都有一个微弱的上拉电阻并处于三态状态的 在初始化 之后 用户 I O 脚按照用户设计所分配的管脚功能工作 3 在配置之前或配置过程中的前 136 个时钟周期内 nCONFIG 是为低电平的 而 INIT DONE 是为高电平的 4 在用户模式 若使用被动配置模式 DCLK 会被拉为高电平或低电平 5 用户模式时 DATA0 是不能被拉为高电平或低电平的 正如主动配置模式一样 被动配置模式有多种形式 如用 EPC2 EPC4 EPC8 和 EPC16 专用配置芯片来配置 而目前专用的被动配置芯片 EPC 价格比较昂贵 产品成本 较高 同样你也可以使用 PC 机的下载电缆来配置 但它只能在做实验时采用 商业化的 产品是不可能采用 PC 机这种配置模式的 第三种方法是采用微处理器 MCU 来控制配置 目前微处理器较便宜 并且技术比以往都有很大程度上的提高 特别是在 CPU 频率 片 内 RAM 片内 flash ROM 等方面 我们在知道其配置时序后完全有可能模仿其时序来对 FPGA 进行配置 实际应用中也有很多的先例 下面给出目前使用较多的使用微处理器来 配置 FPGA 芯片的硬件电路连接图如图 2 6 图图 2 6 被动配置电路图被动配置电路图 2 32 3 JTAGJTAG 配置模式配置模式 JTAG 是为了测试芯片内部电路而设计的 这种边界扫描测试 Boundary Scan Test BST 结构提供了有效测试 PCB 的方法 当设备正常工作时 BST 结构可以在无须使用 物理探测就能测出引脚连接情况并获得相关数据 你可以通过 JTAG 电路将配置数据通过 移位的方式移入 FPGA 内部 Quartus 软件自动产生 sof 文件 它可被用来作为 JTAG 配置的数据文件 飓风 FPGA 是使用 TDI TDO TMS 和 TCK 四个引脚的 它不支持可选的 TRST 引脚 而 TCK TDI 和 TMS 都有一个弱的内部上拉电阻 所有的用户引脚在 JTAG 配置 时是三态的 各引脚功能介绍如表 2 5 所示 第 10 页 表表 2 4 JTAG 引脚功能说明引脚功能说明 引脚描述功能 TDI测试数据输入 命令 测试和编程数据的串行数据输入脚 数 据是在 TCK 的上升沿移入 FPGA TDO测试数据输出 命令 测试和编程数据的串行输出脚 数据在 TCK 的下降沿移出 FPGA 若数据没有移出则 为三态 TMS测试模式选择 输入引脚 提供控制信号决定传输测试准入端 口控制状态机 状态机的传输发生在 TCK 的上 升沿 因此 TMS 必须在 TCK 上升沿之前设置 TCK测试时钟输入 BST 电路时钟输入 某些动作发生在 TCK 上升 沿 某些发生在 TCK 的下降沿 JTAG 模式配置单个 FPGA 芯片的电路连接图如图 2 7 图图 2 7 JTAG 模式配置单个飓风模式配置单个飓风 FPGA 这三种配置模式各有其优缺点 JTAG 模式主要在实验中使用 它因不需要专门的配置芯片来中转直接对目标芯片 通过一根下载线 如 ByteBlasterII 来下载程序 这种模式特别方便 简单 但它的缺点 就是不能掉电保存程序 因此限制了其商业化的目的 第 11 页 主动和被动模式都使用外部存储器来存放配置数据 达到掉电保存配置数据的目的 在专用的配置芯片较贵时 普遍采用被动方式来配置 即采用微处理器和一片大容量的 ROM 来代替专用芯片 但是必须自己编写程序来模仿下载时序对芯片进行配置 比较 烦琐 但就目前飓风芯片的配置芯片 EPCS1 价格便宜 因此本系统采用 EPCS1 的主动 配置模式 经实验表明 使用 EPCS1 主动配置模式方便 电路板面积小 比较经济 第 12 页 第第 3 3 章章 QuartusQuartus 4 04 0 软件简介软件简介 Altera公司的Quartus 4 0 编程软件提供了很多的设计优点和一个友好的可编程片上 系统设计 它支持的Altera 公司的大部分CPLD 及FPGA芯片 包括最新的Stratix Stratix GX 和Cyclone 系列芯片 使用Quartus 可以降低设计和校验周期而提高设计效 率 它与MAX PLUS 相比增加了许多的功能 含有许多更具特色和更强的实用功能 大致有以下几点 1 Quartus 与 MATLAB Simulink 和 Altera 的 DSP Builder 以及第三方的综合器和 仿真器相结合 用于开发 DSP 硬件系统 DSP Builder 就是 Altera 公司推出的一个面向 DSP 开发的系统级工具 它是作为 Matlab 的一个 Simulink 工具箱 Tool Box 出现的 DSP Builder 作为 Simulink 中的一个工具箱 使得用 FPGA 设计 DSP 系统完全可以通过 Simulink 的图形化界面进行 只要简单地进行 DSP Builder 工具箱中的模块调用即可 DSP Builder 中的 DSP 基本模块是以算法级的描 述出现的 易于用户从系统或者算法级进行理解 甚至不需要十分了解 FPGA 本身和硬 件描述语言 DSP Builder 是一种支持自顶向下设计流程的系统级工具 首先利用 MATLAB 强大 的系统设计 分析能力和 DSP Builder 提供的模块 或 IP 核 完成顶层系统设计及系统仿 真测试 然后通过 DSP Builder 中的 Signal Compiler 将 Simulink 模型文件自动转换成 VHDL 的 RTL 表述和工具命令语言 Tcl 脚本 再进行 RTL 级的功能仿真 并通过 SOPC 设计工具 Quartus 进行综合 适配与时序仿真 最后形成对指定 FPGA 进行编程 配置的 POF 和 SOF 文件 实现硬件 DSP 系统的仿真测试 其间可以将设定好的嵌入式 逻辑分析仪 Signal Tap 与 DSP 硬件系统文件一同适配并下载到 FPGA 芯片中去 然后 可在 MATLAB 的 Simulink 窗口观测到通过 JTAG 口接收来自 Signal Tap 测得的芯片中 DSP 硬件模块的实时工作波形 从而实现硬件仿真和调试的目的 最后 如有必要 可 以将 DSP 硬件模块通过 SOPC 接口编辑成 Nios 嵌入式系统处理器的用户指令 这样使微 处理器处理数据的速度得到提高 2 Quartus II 与 SOPC Builder 结合用于开发 Nios 嵌入式系统 Quartus II软件包含SOPC Builder功能 它有自动增加任务功能 参数化元件设计功能 IP 代码连接功能 支持多嵌入式微处理器 SOPC Builder 使设计者可以把一个很好的设 计概念在几分钟之内转变成为一个可以运行的实际系统 From Concept To System In Minitues Altera的Nios核是用户可随意配置和构建的32位 16位总线 用户可选的 指令集和数 据通道的嵌入式系统微处理器IP核 采用Avalon总线结构通信接口 带有增强的内存 调 试和软件功能 C或汇偏程序程序优化开发功能 含有FS2开发的基于JTAG的片内设备 OCI 内核 这为开发者提供了强大的软硬件调试实时代码 OCI调试功能可根据 FPGA JTAG端口上接受的指令 直接监视和控制片内处理器的工作情况 此外 基于 Quartus 平台的用户可编辑的Nios核含有许多可配置的接口模块核 包括 可配置高速 第 13 页 缓存 包括由片内ESB或外部SRAM或SDRAM 100M以上单周期访问速度 模块 可配 置RS 232通信口 SDRAM控制器 标准以太网协议接口 DMA 定时器 协处理器等等 在植入 配置 FPGA前 用户可根据设计要求 利用Quartus 和SOPC Builder 对Nios 及其外围系统进行构建 使该嵌入式系统在硬件结构 功能特点 资源占有等方面全面 满足用户系统设计的要求 Nios核在同一FPGA中被植入的数量没有限制 只要FPGA的 资源允许 此外Nios可植入的Altera FPGA的系列几乎没有限制 3 Quartus II含实时调试工具 嵌入式逻辑分析仪Signal Tap II 随着逻辑设计复杂性的不断增加 在计算机上以软件方式的仿真测试变得更加耗费 时间 而不断需要重复进行的硬件系统的测试同样变得更为困难 为了解决这些问题 设计者可以将一种高效的硬件实时测试手段和传统的系统测试方法相结合来完成 这就 是嵌入式逻辑分析仪 Signal Tap II 的使用 它可以随设计文件一并下载于目标芯片中 用 以捕捉目标芯片内设计者感兴趣的信号节点处的信号 而又不影响原硬件系统的正常工 作 可以通过两种方式来使用 Signal Tap 一种是直接使用 Quartus 4 0 中的 Signal Tap 另一种方式是通过 MATLAB 的 Simulink 和 DSP Builder 来使用 Signal Tap DSP Builder 中包含有 Signal Tap 模块 设计者可以使用此模块设置用于信号探 察的事件触发器 配置存储器 并能显示波形 这可以使用 Node 模块来选择有待监测的 信号 使用 Signal Tap 后 当触发器运行后 通常要占用部分内部 RAM 因为在实际 监测中 将测得的样本信号暂存于目标器件中的嵌入式 RAM 如 ESB 中 然后通过器 件的 JTAG 端口和 Byte Blaster 下载线将采得的信息传出 送于 PC 机进行分析 PC 机 中送达的数据是以文本文件的方式存储的 并可在 Simulink 图上显示波形 4 Quartus II 含有逻辑锁定功能 即 Logic Lock 技术 使模块化设计达到最优化的设 计效果 在设计中有时候会碰到这样的情况 原来在硬件测试上十分成功的 FPGA 设计模块 结果在源代码并没有任何改变的情况下 仅仅是增加了一点与原程序毫不相干的电路描 述 或甚至只改变了某个端口信号的引脚锁定位置 结果在综合适配后 原设计的硬件 性能大为下降 如速度降低了 有时甚至无法正常工作 这表明 即使对原设计作很小 的改变 都会使适配器对原设计的布线 routing 和布局 placing 策略作大幅改变和调 整 而人很难直接介入布线 布局的优化 对于由许多基本电路模块构建成的顶层系统的 FPGA 开发 类似的问题将更加突出 例如 原来某一基本模块的 FPGA 硬件测试十分成 功 包括工作性能 速度以及资源利用率等 但当将这些基本模块连接到一个顶层设计 后 即使在同一 FPGA 中进行测试 也常发现各模块以及总系统的性能有所下降 甚至 无法工作的情况 事实上 如果能在设计基本模块时 就固定其布线 布局的原方案 即 使在顶层文件的总体适配时 也不改变原来基本模块的布线 布局及其原来的优化方案 就能很好地解决上述棘手的问题 对此 Quartus 提供了这一优秀的设计技术 可以锁 定设计好的布线 布局方案 这样一来 对于一项较大设计中的某一底层模块 不但在顶 层的软件描述上是一个子模块 而且在 FPGA 芯片中总体适配中 此模块在硬件更象是 第 14 页 一标准模块 始终能保持自己原来的布线 布局方案 从而在任何大系统中都能保持原有 的电路性能 就像一个被调用的独立的元件一样 不会由于顶层系统布线 布局的改变而 改变基本模块的布线 布局结构了 有了逻辑锁定技术 面对大系统的设计 工程师们就 可以将构成大系统的各模块进行分别设计 分别优化它们的布线 布局 及适配约束 逐 个地使它们分别获得最佳的工作性能 逐个优化并锁定它们的布线 布局方案 最后把它 们连在一起形成性能优良的顶层系统 显然 逻辑设计锁定功能是我们的设计变得越来 越模块化 系统功能更优化 同时它为设计更大的系统提供了技术保障 5 Quartus II 含有将 FPGA 设计向 ASIC 设计无缝转移的高效的 ASIC 设计技术 即 Hard Copy 技术 HardCopy 就是利用原有的 FPGA 开发工具 将成功实现于 FPGA 器件上的系统通过 特定的技术直接向 ASIC 转化 HardCopy 技术是一种全新的 ASIC 设计解决方案 即将专 用的硅片设计和 FPGA 至 HardCopy 自动迁移过程结合在一起的技术 即首先利用 Quartus 将系统模型成功实现于 HardCopy FPGA 上 然后帮助设计者把可编程解决方案 无缝地迁移到低成本的 ASIC 上的实现方案 HardCopy 器件 如 HardCopy Stratix 系列 Excalibur 系列 FPGA 避免了 ASIC 的风险 它采用 FPGA 的专用迁移技术 其 HardCopy ASIC 是直接在 Altera PLD 体系之上构建的 采用有效利用面积 逻辑单元海 内核 本质上 HardCopy 器件是 FPGA 的精确复制 剔除了可编程性 专用配置和采用金 属互连使用的走线 这样器件的硅片面积就更小 成本就更低 而且还改善了时序特性 6 Quartus 的 RTL Viewer 寄存器层查看器 提供了一个可以看到低层逻辑电路并对 其进行分析和节点定位的功能 极大的方便了程序的调试 随着 FPGA 设计规模的扩大 其复杂程度也不断得提高 我们很难在设计的早期发 现电路本身的问题 而我们又不能修改逻辑电路 这让设计者始终处于被动状态 Quartus 的 RTL Viewer 寄存器层查看器 提供了一个功能强大的在调试 优化或入口进 程的约束时查看你的初始综合结果 它是作为 Quartus 的一个子窗口形式存在的 Quartus 的 RTL Viewer 允许你查看 Quartus 集成综合结果或是第三方网表文件在 Quartus 中产生的图形结果 在分析 解释或是网表输出之后 在综合或适配优化算法 发生之前 RTL Viewer 用一个逻辑电路图代替了设计的网表文件 这个逻辑电路图不是 最终的设计结构图 因为系统还没有优化 但这是与你的原始设计最为接近的可能结果 如果你是使用 Quartus 的集成综合工具 这个电路图可以让你知道 Quartus 软件是 如何解释你的设计文件的 如果你使用的是第三方综合工具 那 RTL Viewer 让你了解你 的综合工具所输出的网表文件所对应的电路图 你可以在仿真之前通过 RTL Viewer 来虚拟的检查你的设计 以便在设计早期阶段发 现问题 节省宝贵的时间 如在校验时发现有不明行为发生 你就可以通过 RTL Viewer 来对初始网表综合进行跟踪来确保所有的连接和逻辑是正确的 如果在 RTL Viewer 阶段 是正确的那么你就把重点放在这之后的步骤 如综合或布局与布线时的优化 因布局与 第 15 页 布线产生的时序问题 校验流程的本身问题等等 另外 可通过 RTL Viewer 来对一些特殊信号进行定位 这对你的调试是很有帮助的 你也可以使用它的导航技术来对你感兴趣的节点进行跟踪其源信号来确保连接是正确无 误的 当你在对 Quartus 设置来优化设计时 你也可对 VQM 或 EDIF 网表中感兴趣的 节点进行定位 如在两个寄存器进行多周期时钟分配时 在第三方工具的综合过程中 有时候很难决定分配寄存器的名字 在 RTL Viewer 中使用导航技术来对目标节点进行定 位 你可从一个 I O 端口开始 在设计中的不同层次向前或向后对感兴趣的节点进行跟踪 或者你可以通过检查 RTL Viewer 逻辑电路图对寄存器进行简单的定位 虽然在元件层进 行导航是一件很麻烦的事情 但这样做还是比在 VQM 或 EDIF 网表文件中找出有些连 接来的简单 在此次毕业设计中 通过对 Quartus 的实际应用中虽然未使用到上述功能 但我仍 然感到其界面做的比 MAX PLUS 更适合我们的使用习惯 并且 Quartus 在编译时给 出了很多的统计数据 如 LEs 使用比例 PLLS 使用比例 RAM 使用量 I O 口使用量 时钟信号的建立保持时间和电路最高时钟等等 并可在编译时检查毛刺情况 这些都为 我们的设计提供了极大参考价值 保证了系统的正常工作 第 16 页 第第 4 4 章章 系统硬件电路设计系统硬件电路设计 随着现代电子技术和 IC 技术的发展 特别是现代大规模集成电路的发展以及微处 理器功能不断增强 在 LED 显示屏的控制方面变得越来越容易 电路由原来的中小规模 集成电路及各种散件做成的控制和驱动电路转变为现在的 MCU CPLD FPGA 及专用显 示驱动芯片的控制电路 以前 LED 显示屏电路复杂 稳定性差 屏幕面积相对来说较小 应用面窄 而现在各个方面都得到了极大的提高 而且越来越深入到人们的生活当中 本系统就是在这样的一个大环境下 顺应时代潮流 采用了现代各种新技术 新手段来 实现一 192x128 的显示屏 考虑到我们设计的是一种户内型的显示屏 那它是作为传送固定信息的人与人之间 的交流媒介 显示数据是一种自动播放形式 这就决定了该大屏幕是处于一种被动 循 环往复的显示方式模式 因此采用异步传输能减少系统不断查询串口接受标志位的系统 消耗 本系统主要由上位机的字模产生及发送部分 由 PC 机通过串口来发送显示字模数 据 主控板部分 显示驱动电路三部分组成 系统上位机由一台 PC 机来控制 它主要 是发送字模数据到主控板的存储器中 而主控板对这些字摸数据进行处理 之后再将字 模数据发送到大屏幕显示驱动电路中 随后在大屏幕上显示数据 系统总框图如图 4 1 图图 4 1 系统框图系统框图 4 14 1 系统上位机系统上位机 字模发送是由一个 VB 做成的字模发送软件 基本界面如下图 4 2 经本实验的综合 调试 该软件操作方便 简单 此软件由六个区组成 串口通道及波特率设置窗口 发送字模数据浏览窗口 屏幕 点阵大小设置窗口 数据保存和退出窗口 系统时间 日期显示窗口 显示屏数据编辑 窗口 此软件界面友好 容易操作 如本系统是 192x128 的屏幕 用串口 2 以 9600bps 上位机 由 PC 机 来代替 RS 485 转换 接口 RS 485 转换 接口 主控板 由 MCU FPG A 组成 LED 电子屏 双绞线 第 17 页 的波特率发送字模数据 那么只要在界面上的屏幕点阵大小和串口 波特率设置窗口中 设置这些值即可 发送设置是发送哪几屏的数据 本软件是专为本系统设计的共有 8 个大屏幕的数据 编辑和发送能力 当屏幕点阵大小 串口和波特率设置好之后 再对此 8 个屏幕的显示 数据进行编辑 你可在浏览窗口内观看显示效果 数据的编辑可以在浏览窗口直接编辑 也可通过调用其他的文本文件来进行编辑 在这些工作完成之后 先按准备发送让系统 对要发送的所有数据进行后台处理 之后再点击发送 此时 数据将一屏接一屏发送 全部发送完之后会有一个 OK 窗口表示发送成功 图图 4 2 字模发送软件界面字模发送软件界面 编辑且设置好的点阵数据将从指定串口按指定波特率按以下格式发出 第 1 个字节 发送地址高 8 位 第 2 字节 发送地址低 8 位 从第 3 字节开始是本屏的 点阵数据 按图像点阵从左到右 自上而下扫描 每 8 位组成 1 个字节 每个字节先从 D0 最低位 装配 每行图像的点数是 8 的倍数 一行扫完后紧接下一行 直到本屏数据发送 完 字模由 PC 机是通过串口 2 按 RS 485 协议传输到主控板上的 因为按 RS 485 协议做 第 18 页 成的串口传输的是一种差动信号 其最大传输距离为 1200 米 100kb s 这正好符合本系 统主控制室离显示屏幕一般较远的情况 保证了传输数据的正确性 提高数据传输的可 靠性 4 2 主控板主控板 主控板由一片凌阳 16 位单片机 SPCE061A 和一片 ALTERA 公司的新推出的 FPGA cyclone EP1C6 飓风芯片组成 4 2 14 2 1 SPCE061ASPCE061A 1616 位凌阳单片机概述位凌阳单片机概述 SPCE061A 是继 nSP 系列产品 SPCE500A 等之后凌阳科技推出的又一个 16 位结构 的微控制器 目前有两种封装形式 84 引脚的 PLCC84 封装和 80 引脚的 LQFP80 贴片封 装 特别适合于数字声音和语音处理识别领域 SPCE061A 单片机内部结构图如图 4 3 所示 图图 4 3 SPCE061 内核结构图内核结构图 主要性能如下 16 位 nSP 微处理器 工作电压 VDD 为 2 4 3 6V cpu VDDH 为 2 4 5 5V I O CPU 时钟 32768Hz 49 152MHz 人为可调 内置 2K 字 SRAM 内置 32K FLASH 可编程音频处理 32 位通用可编程输入 输出端口 32768Hz 实时时钟 锁相环 PLL 振荡器提供系统时钟信号 2 个 16 位可编程定时器 计数器 可自动预置初始计数值 2 个 10 位 DAC 数 模转换 输出通道 7 通道 10 位电压模 数转换器 ADC 和单通道语音模 数转换器 声音模 数转换器输入通道内置麦克风放大器自动增益控制 AGC 功能 锁相环 CPU 时钟 振荡器 实时时钟 双16位定时器 计数器 时基发生器 中断控制 串行设备接口 通用异步串行接口 32位通用输入 输出口 IOB10 TX IOB7 RX IOB0 SCK IOB1 SDK IOB15 IOB0 IOA15 IOA0 七通道10位ADC 单通道ADC AGC MIC IN 双通道10位DAC输出 低电压监测 低电压复位 看门狗监视器 16位 nSP 32K X 16 flash ROM 微控制器 ICE 2k X 16 RAM IVE IN IVE SCK IVE SDK VCOIN XI R XO AUD1 AUD2 第 19 页 系统处于备用状态下 时钟处于停止状态 耗电小于 2 A 3 6V 14 个中断源 两个优先级 定时器 A B 2 个外部时钟源输入 时基 键唤醒 通用异步串口通信及软中断等 具备触键唤醒的功能 使用凌阳音频编码 SACM S240 方式 2 4K 位 秒 能容纳 210 秒的语音数据 具备异步 同步串行设备接口 具有低电压复位 LVR 功能和低电压监测 LVD 功能 内置在线仿真电路接口 ICE In Circuit Emulator 具有保密能力 具有 WatchDog 功能 支持 C 语言和汇编混合编程 有专用的数字信号处理的函数 是一款低价位的数字信号处理 MCU 内建音频编码和解码算法函数 具体函数如表 4 1 表表 4 1 语音编码压缩对照表语音编码压缩对照表 模块名称语音压缩编码率类型数据采样率 KHz 压缩比 SACM A200016KB s 20KB s 24KB s168 1 8 1 5 8 1 25 SACM S480 S7204 8KB s 7 2KB s2480 3 80 4 5 SACM S240 S1202 4KB s2480 1 5 SACM MS01音乐合成 16KB s 20KB s 24KB s 16 SA