硅片级可靠性测试.doc

硅片级可靠性测试作者：赵 毅，徐向明来源：上海华虹NEC 电子有限公司% p* R) $ a8 C. K / M) P 1 J. U: s; Y( V1 摘要：介绍了硅片级可靠性之所以成为现在半导体工艺研发重要组成部分的原因。对硅片级可靠性所涉及的各个项目作了详细的介绍。同时，对各个项目的测试和评价方法也做了详细的分析。最后，对硅片级可靠性测试的发展方向做了分析。 , a5 Z1 y6 p# Y! 9 & P关键词：硅片级；可靠性；测试 4 e! D: f# ?中图分类号： TN304 文献标识码： A 文章编号：1003-353X(2004)11-0005-03 j& l) L- M3 S4 g3 p7 y1 T Q1 引言 4 0 g& |6 c7 # D: A4 / H硅片级可靠性（WLR）测试最早是为了实现内建（BIR）可靠性而提出的一种测试手段1 。硅片级可靠性测试的最本质的特征就是它的快速，因此，近年来它被越来越多得用于工艺开发阶段。工艺工程师在调节了工艺后，可以马上利用WLR测试的反馈结果，实时地了解工艺调节后对可靠性的影响。这样就把可靠性测试糅合和工艺开发的整个过程当中。如今，工艺更新换代非常快，所以， WLR就成为了一种非常有效快速的方法使工艺开发的进程大大加快。同时，各个公司在工艺开发后都会发行一个针对WLR的技术报告，这也为业界广泛接受。JEDEC也为此专门制定了一个标准2，而且不定时的更新其内容。WLR要测试的项目主要有以下几大类：互连线可靠性（电迁移）；氧化膜可靠性；热载流子及NBTI；等离子损伤（天线效应）等。 8 # g# F- E. m6 G J% E用于工艺开发的WLR的流程主要如下。首先，制定一个WLR计划，包括对测试样品的要求（样品数、测试面积、Lot数等），一些设计规则和所有达到的规范。比如说电迁移中，要给出最大设计电流，器件使用温度等，评价氧化膜的可靠性时，如果是用斜坡电压法则要求测试面积大于 10cm2，缺陷密度不能大于一定的值（D0），如果是用恒定电压法，则要给出加在栅极上的电压分别有多大等等。在评价热载流子效应时，一般要求热载流子中寿命直流寿命大于0.2年等2。下面详细介绍一下各个项目。 $ ? _( c; M; 5 - I2 互连线可靠性（电迁移） / o4 P+ R9 Q! _0 : 电迁移（EM）是微电子器件中主要的失效机理之一，电迁移造成金属化的开路和短路，使器件漏电流增加。在器件向亚微米、深亚微米发展后，金属化的宽度不断减小，电流密度不断增加，更易于因电迁移而失效。因此，随着工艺的进步，EM 的评价备受重视3。 q7 s, , 2 ?1 5 G, w导致电迁移的直接原因是金属原子的移动。当互连引线中通过大电流时，静电场力驱动电子由阴极向阳极运动，高速运动的电子与金属原子发生能量交换，原子受到猛烈的电子冲击力，这就是所谓的电子风力。但是，事实上金属原子同时还收到反方向的静电场力。当互连线中的电流密度较高时，向阳极运动的大量电子碰撞原子，使得金属原子受到的电子风力大于静电场力。因此，金属原子受到电子风力的驱动，使其从阴极向阳极定向扩散，从而发生电迁移4。 7 7 & a! x- s传统的评价电迁移的方法是封装法。对样品进行封装后，置于高温炉中，并在样品中通过一定电流，监控样品电阻的变化。当样品的电阻变化到一定比例后，就认为其发生电迁移而失效，这期间经过的时间就为在该加速条件下的电迁移寿命。但是封装法的缺点是显而易见的，首先封装就要花费很长的时间，同时，用这种方法时通过金属线的电流非常小，测试非常花费时间，一般要好几周。因为在用封装法时，炉子的温度被默认为就是金属线温度，如果有很大的电流通过金属线会使其产生很大的焦耳热，使金属线自身的温度高于炉子的温度，而不能确定金属线温度。所以，后来发展了自加热法（ISO-thermal）5。该方法不用封装，可以真正在硅片级测试。它是利用了金属线自身的焦耳热使其升高。然后用电阻温度系数（temperature coefficient of resistance, TCR）确定金属线的温度。在实际操作中，可以调节通过金属线的电流来调节它的温度。实际应用表明，这种方法对于金属线的电迁移评价非常有效，但是对于通孔的电迁移评价，该方法就不适用了。因为，过大的电流会导致通孔和金属线界面出的温度特别高，从而还是无法确定整个通孔电迁移测试结构的温度。针对这种情况，又有研究者提出了一种新的测试结构 多晶硅加热法6。这种方法是利用多晶硅作为电阻，通过一定电流后产生热量，利用该热量对电迁移测试结构进行加热。此时，多晶硅就相当于是一个炉子。该方法需要注意的是在版图设计上的要求比较高，比如多晶硅的宽度，多晶硅上通孔的数目等都是会影响其加热性能的。 4 m& s4 V1 x6 x以上三种方法得到的都是加速测试条件下的电迁移寿命，我们需要的是在使用条件和设计规则电流下的电迁移寿命，利用Black 方程2来推得我们想要的电迁移寿命。 ( d/ F2 z1 z( I0 y7 B3 氧化膜可靠性 3 D/ A1 j1 f: l. x. ) _2 i集成电路以高速化和高性能化为目标,实现着进一步的微细结构。随着微细结构在工业上的实现， 降低成本和提高集成度成为可能。 另一方面,随着MOS 集成电路的微细化，栅氧化层向薄栅方向发展，而电源电压却不宜降低，栅氧化层工作在较高的电场强度下，从而使栅氧化层的抗电性能成为一个突出的问题。栅极氧化膜抗电性能不好将引起 MOS器件电参数不稳定,进一步可引起栅氧的击穿。栅氧击穿作为MOS 电路的主要失效模式已成为目前国际上关注的热点7 。 $ y% G+ P% A: s7 k4 W. M评价氧化膜可靠性的结构一般都是MOS电容，评价氧化膜不同位置的特性，需要设计不同的结构，主要有三种结构：大面积MOS电容，多晶硅梳状电容，有源区梳状电容等。评价氧化膜的方法主要有斜坡电压法，恒定电压法以及恒定电流法（用的相对较少）。 $ i1 M( L4 v$ N+ S4 U( f（1）斜坡电压法 3 q- x1 Z% M* P! |测试时使MOS电容处于积累状态，在栅极上的电压从使用电压开始扫描一直到氧化膜击穿为止，击穿点的电压即为击穿电压（ Vbd,），同时我们还可以得到击穿电量（ Qbd）。按照JEDEC标准，用斜坡电压法时，总的测试结构的氧化膜面积要达到一定的要求（比如大于10cm2等）。做完所有样品的测试后，对得到的击穿电压进行分类： ) f5 X O: F$ J4 v+ . ( P4 b# k. O 击穿电压使用电压 ：早期失效； 7 $ n; H- H+ V9 t4 N! a 使用电压击穿电压m使用电压 ：本征失效 & r5 W6 b% 1 T5 |然后计算缺陷密度D： ) + V! T- Y o e+ BD(早期失效数可靠性失效数)/总的测试面积； w5 a( R! A3 s2 j 如果DD0, 则没有通过。 5 E, u8 c3 T% ND# H* c2 F此外，得到的击穿电量也可以作为判定失效类型的标准，一般当Qbd0.1C/cm2 就认为是一个失效点，但是当工艺在0.18m以上， Qbd一般只是作为一个参考，并不作为判定标准8，因为Qbd和很多测试因素有关。$ A2 j% 8 e) Y( F8 . D% NS+ + L（2）恒定电压法 , 4 G- m, Q! a O 在栅极上加恒定的电压，是器件处于积累状态。这就是一般所说的TDDB（time dependent dielectric breakdown ）。经过一段时间后，氧化膜就会击穿，这期间经历的时间就是在该条件下的寿命。在测得三个高于使用电压的电压的寿命后，用一定的模型就可以推得在使用条件下的寿命。推算 TDDB寿命的模型主要有两种，E模型和1/E模型。已有的研究表明，在不同的电场下TDDB寿命符合不同的模型，在低场下符合E模型，在高场下符合1/E模型，这就给使用条件下的TDDB寿命的推算带来很大麻烦。为了使用E模型，必须测得在较低电场下的TDDB寿命，但是这样的话就要花费相当大的测试时间，这是目前需要解决的一个问题。 * S& u3 Q2 c$ R8 N! J( 4 热载流子效应 : w1 e+ T$ M1 l0 z随着MOSFET器件尺寸的不断缩小，热载流子效应严重地影响器件与电路地可靠性。对热载流子效应的研究已经成为MOSFET可靠性研究地热点之一。工艺和器件工程是在调整工艺和器件参数时，必须考虑到热载流子效应。薄栅器件热载流子效应引起器件退化的主要因素有三个：1. 氧化层中的电荷注入与俘获9；2. 电子和俘获空穴复合引起的界面态；0 m4 T1 N* U. P, n! n2 . Q3. 高能粒子打断SiH键引起的界面态11。 4 d O. J0 s/ U% U. s) P5 H- n热载流子效应研究的主要目的之一是建立寿命的可靠性预测模型。在实际运用中，一般有两种模型：Isub 模型和Isub/Id模型。 ( H. n! s v7 . ( 9 v& m因为对于PMOS，热载流子效应不是非常明显，所有对于PMOS，一般会对其进行阈值电压稳定性或者NBTI (negative bias temperature instability)的测试。对这些项目的测试方法和要求JEDEC标准都给出了较为详细的规定2。 : U4 I: C3 t5 J! U4 . 4 u5 等离子损伤 ) U0 _1 h9 P! Z3 zn8 8 A等离子工艺已经成为现代集成电路制造中不可缺少的一部分。 它具有很多优点，如方向性好，实现温度低，工艺步骤简单等，但是，同时它也带来很多对MOS器件的电荷损伤。随着栅极氧化膜厚度的减小，这种损伤就越来越不能被忽视。它可以劣化栅极氧化膜的各种电学性能，如：氧化层中的固定电荷密度，界面态密度，平带电压，漏电流等11-13以及和击穿相关的一些参数。导致等离子损伤的本质原因是等离子中正离子和电子分布不均匀。在局部区域，正离子和电子的分布可能是不平衡的，至少在刚开始的时候是可能的，这些非平衡电荷会对非导体表明充电，电荷积累到一定程度后就会发生F-N 电流，造成对栅极氧化层的损伤。而正离子和电子分布不均匀会主要发生在多晶硅和金属刻蚀时以及光刻胶剥离时14。 : G8 ?+ W+ E; G% v + u9 U已有的研究表明，天线比越大，等离子损伤越厉害。所以对于每种情况（金属、多晶体硅、通孔等），我们要通过评价，最后给出一个结果，说明在多少的天线比以下是安全的，供电路设计工程师参考。这也是设计规则检查（design rule check., DRC）的一部分。 2 t( q$ e9 q7 SY除了以上说提到的这些测试项目以外，还有氧化层中可动离子2的测试也是目前非常关注的一个项目。! K9 Vj+ p. Q- v1 B: 1 b! 晶圆级可靠性测试：器件开发的关键步骤作者：Dave Rubin和Yuegang ZhaoKeithley Instruments Inc.,( h! X* P) L. h, m+ 随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的时钟速度。在这些要求的推进下，器件的几何尺寸将不断缩减，并要求在芯片的制造工艺中并不断采用新材料和新技术。这些改进对于单个器件的寿命来说影响非常大，可能造成局部区域的脆性增加、功率密度提高、器件的复杂性增加以及引入新的失效机制。从前制造器件寿命达100年的工艺在缩减尺寸之后制造的器件可能寿命不到10年-这些对于那些设计寿命为10年左右的产品来说无疑是个不利的消息。同时较小的容错空间意味着寿命问题必须在设计的一开始就给予考虑，并且在器件的开发和制造过程中一直进行监控，这个过程需要持续到最终产品完成。时至今日，器件寿命上一个很小的变化可能带来整个产品的彻底失败。 ( B0 |( M1 5 t3 t* k; H尽管大部分可靠性测试都是在器件封装级别上完成的，但许多IC制造商现在正在向晶圆级测试（WLT）转移。这种转移一般出于多方面考虑，包括将来把可靠性测试融入到晶圆的制造流程中。同已封装好的失效器件相比，晶圆级可靠性（WLR）测试也节省了大量的时间、产能、金钱以及材料的损耗。其返工时间较短，可以直接从生产线中将失效的晶圆抽出并测试，而不需要先将这部分器件封装之后再测试，封装并测试的流程需要花上两周的时间。由于大部分测试流程相似，保证了可靠性测试向WLT转移的简易性。2 C1 op H/ g3 C, w% m7 G0 b v; f在半导体器件中，应力检测是衡量器件运行寿命和损耗失效的常用方法。该测试关注的失效机制位于图1所示典型失效率浴缸曲线的右侧；这就是说，并不关注与器件初用期或制造期相关的失效。# |a+ j. R# ( v/ w6 通过应力检测可以方便地做出曲线，并外推来预测器件的运行寿命。由于器件的寿命通常都是用年来度量的，因为需要采用一些手段来加速测试。最有效的方法是让器件处于应力过载状态，然后测量可以衡量性能降低的关键参数，将测得的参数外推得到器件的寿命。在图2中，曲线的右下部分（实测数据）就是在高应力状态下测得的。通过实测数据可以进行线性外推用于预测正常工作条件下器件的寿命（曲线的左上部）。$ V% v W. M$ h- t8 n/ o一般的WLR测试均使用应力测试技术，其中包括热载流子注入（HCI）或沟道热载流子、负偏压温度不稳定性（NBTI）、电迁移、时间相关介电层击穿（TDDB）或电荷击穿（QBD）。这些测试技术在主流CMOS器件的开发和工艺控制中运用得非常普遍（传统HCI和NBTI测试的介绍请参见附文）。3 a2 ) 0 u, 6 H3 M e新的尺寸缩减和新材料的使用要求对这些完备的测试方法进行修改，并且升级测试工具以适应新技术。下面给出两个例子，一个是如何克服PMOS器件中与NBTI测试相关的挑战，另一个是在使用高k栅极材料的晶体管中，如何克服与电荷俘获现象相关的挑战。: f. C, r# T/ g; m0 . _8 f! QNBTI测试中的退化缓和7 u! k+ j9 J# Z* O4 V4 bNBTI测试的特别之处在于其性能退化在去掉应力加载之后还可以恢复（图3）。当栅极电压（Vg）引入的应力卸载之后，漏极电流（Id）和阈值电压（Vt）的退化会逐渐恢复并最终返回到起始的情况。恢复的速度对温度的依赖程度很高。在室温下完全恢复的情况也见诸报道。当恢复之后如果再次在栅极引入应力，性能退化将按照上次退化的曲线发展。但在较高温度时，将有一部分退化的性能是无法抵消的，这种情况称为退化锁定。+ D: S A- 4 4 X$ N 在并行NBTI测试中，当应力卸载后Id 退化恢复过程的测量是一个极大的挑战。传统的测试方法需要花很长的时间来测试HCI退化，通常并行对器件加载应力，之后将应力源断开，对器件进行顺序测量（图4）。这种方法有两个问题：首先，从断开应力源到开始测量需要一段时间，而在这段时间内一旦应力源消失退化的恢复实际已经开始了；其次，由于顺序测量器件，其测量时间也不同，那么退化恢复的程度也有差异。对于最后一个测量的器件来说，测量时其退化程度可能是第一个被测器件的一小部分。这些缺点要求采用无应力转换的开关、可以完成多器件并行测量的测试方法。另外还要求可以通过几点测试数据估测Vt 的退化情况，而不是像传统方法那样必须使用整条Id-Vg 曲线来测量Vt 退化。 9 A( ) x& Q2 B# 5 f3 a- c) S NBTI测试中，退化恢复的另一个常见问题同晶体管工作时是否能达到频繁的开关状态有关。因为只有在晶体管关断的条件下，NBTI退化才能开始恢复。因此，如果使用传统的DC应力和退化手段，如果晶体管一直处于开态，将不会有恢复现象出现，这样将会导致低估晶体管的寿命。 - P$ o# 8 y! I3 i. - U- w一种解决这些动态恢复问题的方法是采用脉冲应力取代传统的DC应力。使用这一技术，晶体管受到脉冲应力，其工作状态在开态和关态之间交替转换。这样Vt的退化就成为脉冲频率的函数。这种测试可以提供不同应用下器件恢复性能的重要信息。例如，开关频率与晶体管在不同功能电路的使用频率不同。NBTI退化与频率的对应关系可以揭示出部分电路在测试前失效的情况。% 0 k, W, p2 p8 c高k栅极介电材料的电荷俘获# W7 1 i1 B( M, U8 a尽管在最先进的工艺中采用高k材料有助于解决超薄栅介质层的漏电问题，但天下没有免费的午餐。随之而来的是很多个必须解决的技术难题。其中之一就是暂态电荷俘获问题。当栅极处于偏压状态下，会发生暂态电荷俘获并导致Vt漂移。在测量沟道载流子迁移率时，电荷俘获问题还会引起漏极电流降低导致测得的载流子迁移率有偏差。另外，电荷俘获还会影响到HCI、NBTI和TDDB测试中器件参数退化的测量。这是由于大部分观察到的退化现象是由薄膜中电荷俘获引起的，7但想要观察的却是器件参数真正的退化情况。* s$ u% 4 . p2 H, A5 N电荷俘获问题是暂态的；也就是说其影响与时间的相关性很强。传统的DC方法将不会，或很大程度上不会涉及到这个问题。现在普遍采用脉冲激励来研究暂态电荷俘获现象。% H5 K0 X; . q8 |$ b0 6 S5 m6 W7 R, U2 T0 K$ R/ x! A, L P; u1 s3 e3 M1 L) s. U& t* # _0 * Q5 Q( k7 V图5所示的是两套不同的单脉冲电荷俘获（SPCT）测量系统的原理图。在每套系统中，晶体管的漏极接一定的偏压，在将脉冲激励加到栅极上。由栅极脉冲引起Id的变化被记录在示波器上。图中两套系统的不同之处在于带宽，图5b中所示的系统带宽很高，可以捕获很快的脉冲反应（一直到数十纳秒）。电荷陷阱一般对如此高速的脉冲都没有反应。因此可以测量到将电荷俘获现象降至最低的净晶体管性能。图6所示为分别使用长脉冲宽度（方波）和短脉冲宽度（三角波）测量SPCT的结果；在长脉冲宽度激励的Id-Vg曲线中，磁滞现象即是由电荷俘获造成的。在短脉冲激励的SPCT测试中，也可以观察到一些磁滞现象，这是由于薄膜在较短的时间里也俘获了一部分电荷造成的。 / s x : D* g/ L, B4 U 在较短脉冲宽度情况下，电荷俘获现象将会大大减弱，因此测得的Id比DC条件下测量值要高（图7）。* ?8 ?+ o: F) V) . z 如果将使用脉冲I-V曲线得到的数据带入到模型中，计算所预测的沟道载流子迁移率会高一些，这更能反映这类高速开关晶体管的实际性能（即在实际使用时，晶体管受到电荷俘获现象的影响并不是很大）。1 6 w& t( e! ; W# k9 k N针对不同应用范围的晶体管，分别表征其电荷俘获现象将会过于复杂。因此建模工程师们如果可以在设计时不考虑这一现象那将再好不过。如果可以在仪器的选择和测试系统的搭建时，避免与DC或慢脉冲激励相联系的假象，那么测得的结果就已经足够接近真实值了。这样建立的模型可以用于操作条件的设计优化。另外，随着沉积薄膜质量和消除电荷俘获退化效应两个方面不断取得进展，工艺工程师们也需要可以表征和追踪性能提高的测试手段。& E w; 8 K ?6 9 除了在常规工作的晶体管中关注电荷俘获现象外，还可以有意在栅极中引入应力造成电荷注入。这种现象被称为电荷抽取。这样做的目的是双重的：首先，这样可以控制注入电荷的数量；其次，可以确定界面的损坏是否是应力造成的，以及这些界面处的损坏如何影响介电层的电荷俘获行为。当施加应力之后，可以用电荷抽取电流发现界面处是否有损坏。; H+ Y6 V0 C% 1 l : 可靠性测试仪器的发展趋势% y$ v) 1 x X, S, S: ?& m! z就像前文所指出的那样，可靠性测试需要与新器件的设计和新材料的使用密切关联。尽管HCI测试仍然是可靠性测试中非常重要的一环，但工程师们越来越关注于PMOS的NBTI测试；高k栅极晶体管的电荷俘获现象；以及NBTI、TDDB和HCI的叠加效应，例如NBTI增强的热载流子和TDDB增强的NBTI等。为了面对这些新挑战，测试方法已经从DC应力激励和DC、脉冲应力同时作用转向性能退化中的松弛现象研究。更进一步，当前的测试仪器包含有更全面的参数用以表征器件性能，其中包括DC I-V、C-V、电荷抽取和电荷俘获（图8）。3 h* h9 q+ F! P* Z$ Q这些不断改进的测试要求推动工程师们不断寻找合适的测试工具，这样才能满足高效开发器件和工艺的要求。理想的测试工具需要足够敏感，可以捕获所有由应力引起的性能退化的细节，也要具有足够的灵活性，可以适用于例如应力C-V测试、电荷抽取等非传统的WLR测试。还要求测试工具具有良好的可扩展性，这样在每次采用新的测试方案时不需要再购进一套新测试系统。最后，测试工具还要易于使用，这样工程师们可以将宝贵的精力放在数据分析而不是仪器的操作上。& P, W$ E% & 4 h( |: d* C为了满足上述要求，一套现代可靠性测试系统应该具有以下特征： 8 j; cU1 x |* j 可以满足加速测试，并不用在精度和外推器件寿命应用上过于折中的硬件和软件系统 ; 1 V5 |( c% A! A# D, l 带有热卡盘的半自动或全自动探针 - 1 i4 r+ S7 C 低漏电的操纵装置或平行探针卡 % G5 Z2 e! k, K7 H) 控制仪器、探针、卡盘的驱动设备，可以进行测试初始化、展开测试和管理数据 ; R0 T6 z9 _4 ?4 P 可以在不同使用者的测试条件、新材料和不同失效机制间转换的灵活性 6 : u3 X?. K2 N* t+ O) X 可以方便提取最终器件寿命并在短期加速测试中预测器件寿命的软件系统+ R. D8 T; f. _5 v p不断提高的测试规模和新材料的应用使得WLR测试比以往更为困难。这些也促进了可靠性测试和建模向上游工艺的发展-这一点在工艺的研发领域体现得更为显著。仪器制造商正致力于使测试工具更快、更敏感、具有更高的灵活性来满足降低测试成本缩短上市时间的要求。+ 1 CI# c2 b+ u传统热载流子注入测试和负偏压温度不稳定性测试i9 d! S/ W- ?3 E% y! k7 |热载流子注入(HCI)2 X0 g, j! s9 5 |热载流子注入（HCI）在过去几代CMOS中一直是最重要的可靠性测试方法之一。这一过程机制如下：在MOSFET中，很高的侧向电场产生热载流子（高能电子或空穴），这些热载流子会损坏MOS栅氧化层界面并导致器件I-V性能退化。由于沟道内的侧向电场是栅极电压（Vg）除以沟道长度，因此当沟道长度缩短时这种情况更加退化。由于沟道长度的缩减比例比Vg的缩减比例要高，增加的侧向电场会产生更高能量的热载流子，导致对栅氧化层的损坏更强烈。这种损坏是由载流子加速后的高动能造成的，并在粒子冲击过程中产生电子/空穴对。可以看到器件的IDS（图）、跨导和阈值电压（Vt）都发生了退化。退化首先降低器件的运行速度，最终器件会完全无法正常工作而失效。HCI测试是在加载电流应力条件下，检查MOSFET晶体管性能退化的速度。通常在应力条件下测试，这样做是为了加速器件的性能退化再外推出器件在正常使用情况下的实际寿命（正文中的图2）。 3 H2 h) E2 Z3 g b( b7 Z 负偏压温度不稳定性（NBTI） _! Q4 ! A& R2 C _2 d; 负偏压温度不稳定性（NBTI）是在PMOS晶体管的一种失效模式，并且随着晶体管栅极工作电压的不断降低，这一问题更为严重。NBTI退化的测量依据是阈值电压随着时间的偏移，与这种偏移相联系的后果是运行速度变慢、漏电更多以及高温负偏压下驱动电流降低。NBTI测试通常是顺序加载应力的过程。在某应力条件下，加载负的栅极偏压，晶体管的其他极接地。在两个连续应力之间，使用正常的工作条件测漏极电流（Id）。将Id或者Vt的退化作为应力加载时间的函数作图。所有的应力偏压和测量都是在高温（例如，135）下完成。 Yi5 l9 ml1 z! W% c1 n8 K1 M. l : / s3 d0 O1 s+ x* 5 x- P7 T) N, Q5 p* k o( s. G $ Y3 I) C7 b: V/ Z7 s/ e$ B& O3 I4 q! * U新材料带来新可靠性问题3 v3 D: S, 2 t7 F# L! p p3 I/ 1 _1 Q5 T0 G; M. , B6 q & k/ / Y; v- h半导体器件可靠性一般分为两部分：早期失效和磨损机理。5 X& X9 D. E; j, S早期失效是由生产缺陷引起。这些缺陷的来源一般和引起成品率损失的相同，因此检测这两者的仪器要求相似。2 g& 0 j* 9 e( b/ OP磨损失效机理是会最终造成器件失效的已知物理退化机理。对于可靠性保证工程师来说，挑战在于要确保退化率慢得足以把器件在规定使用寿命内失效的概率降到最低。0 ) K% b- M C J4 a; f) B随着半导体器件向着更小外形尺寸、更紧密的封装（晶体管数/cm2）、更快的速度和更低功耗的方向发展，对用于检测其可靠性的仪器要求也变得更严格。! G4 D6 l& tS; v在许多情况下，技术的进步仅仅是现有工业趋势的继续，如向更薄的栅氧化方向发展。但新材料引入到工艺中还将影响仪器要求。6 x( _( o Q7 yd6 . / S在大部分的工业历史中，半导体技术是建立在硅、二氧化硅和铝的处理基础上。由于我们正接近这些材料的根本极限，因此有许多新的材料在开发，这些材料可提高产品的性能和可靠性，但同时也必然包含需要加以解决的新增失效机理。- e6 * X1 v; H/ / m本文介绍了不久将有可能进入半导体工艺的一些新工艺或材料，讨论了这些变化对确保产品可靠性所需要的工艺监测仪器的影响。2 8 r; U0 |3 N3 J p1 氧化薄膜8 ; v0 S& f+ F- u5 4 X; B随着氧化物变得越来越薄，可靠性保证工程师仍将需要更好地了解时间相关介质击穿（TDDB）现象。随着栅氧化厚度接近单层尺寸，TDDB研究将关注亚原子级的缺陷。5 $ 4 N) ! y) Q5 W: f栅氧化中的缺陷不再考虑栅介质中的“薄点”，而是考虑介质中硅和氧化物原子的化学状态。假击穿栅或电容器的问题（即栅或电容器有泄漏但没有短路）也变得很重要。随着这些问题的发展，长期以来用于栅氧化研究的电压与电流斜升试验，其价值也变得越来越有限。假击穿状态的氧化物其漏电流的水平在皮安以下，许多较早的氧化物试验系统是无法监测到的。9 _& i# y. z W: 而与此同时，合理的成品率和低早期失效缺陷所要求的缺陷密度仍在继续下降。4 B; vl% Kc9 a栅氧化缺陷在技术的发展中总是一个重要的方面，其中最重要的一个原因是因为今天的氧化物对较小的缺陷越来越敏感，而同时对更低缺陷密度的需求却在增长。随着氧化物对较小缺陷更敏感，在低电场下确定这些氧化物的特性的能力变得更关键。9 p. Q, q! e9 G2 d6 O( _ r4 V小面积缺陷在变成硬短路前会吸引相对较小的电流。+ m$ ( U( X& / D. |0 k这使他们在大型测试电容器中难以检测，陷阱辅助的隧道电流可轻易超过小面积缺陷中的漏电流。( e; S. G2 _* ix6 J研究表明，在一个相当于0.5 x 1.0µm栅10 %的面积中可把氧化厚度降低达50 %之多的缺陷，只吸引7.6 fA（3V）的电流，而陷阱辅助的隧道电流可达1pA/cm2。 w/ x3 A7 C+ e1 J% 0 w在许多情况下，这样的缺陷明显是栅氧化缺陷的原因，但低隧道电流使这些缺陷在大电容器中进行测试时无法检测到。! K4 w m8 , v) t, m) O6 z这使电压斜升和恒定电流测试只有在这些缺陷变成硬短路后才能用于发现这些氧化物中的缺陷。4 E- q/ 4 b% F! ! v: ? S这些测试一般要依赖于非常高的电场来实现短测试时间；因此，他们会由于高电场的影响而增加不确定性。/ N/ 3 Py- l9 T. S用与一个大电容器面积相同的小测试电容器阵列可检测到小缺陷非常低的隧道电流，同时还保持较短的测试时间。( |/ a, B z/ F+ |$ |& f但这并没有解决栅氧化“缺陷”本质变化的问题。今天的缺陷在固体中的原子化学态很可能不同于宏观缺陷（如变薄或金属污染）时的状态。 a6 G0 $ F6 Y因此检测最初的低漏电流不是衡量半导体器件可靠性的充分途径。对氧化物的老化必须进行研究。* c0 X% C1 : Y同样，这种老化用低电场的低电流测量来研究要比高电场更容易，高电场会引起致命击穿。2 y9 R ! V- N依次增高的电场下，电流/电压在短（10秒）隧道电流应力下随氧化物老化而出现的变化。9 Q% H( e 0 j2 H7 o g* t从图中可看出：8 J i; y) V/ P# F( W; Bl 缺陷的发展（曲线右边的Fowler-Nordheim蠕变）! l H; T l3 u5 n1 V3 0 D( q! bl 氧化物中俘获电荷的变化（“电流交叉点”的转移，从正电流转为负电流）( M/ z- ep) C0 Q3 vl 两个方向的陷阱辅助隧道电流随时间的变化情况。3 i9 F ?6 O7 i这些测量与电压击穿柱状图相比，对氧化物中随老化应力变化的特性更为敏感。确定小面积电容器的特性使我们有可能确定氧化物的潜在特性。测试这些电容器的大阵列就有可能检测和确定反常点缺陷的特性。3 Q8 x3 U1 A x这些反常缺陷的小尺寸意味着用于检测他们的仪器必须提供千万亿分之一安培级的电流分辨率。; u/ J1 M! y/ _, d2 层间介质8 I# $ 2 ! y # Y互连线的寄生电容在确定半导体器件最大速度上起主要作用。/ 4 + 9 q; D/ N$ q3 e与此同时，层间介质对器件可靠性的影响也上升了。速度退化是个可靠性问题，它越来越依赖于层间介质的变化。- S_3 Q4 4 N) r8 G; u0 R3 介质吸收5 P5 Y( j4 ? P/ l5 p. HU介质材料中的离子和双极子当暴露在电场下会在材料中扩散。这种电荷粒子的运动引起寄生互连电容器中的位移电流，改变了电容。% A o/ A; $ 这一变化对半导体器件中的关键节点有明显影响。6 c8 f3 a1 t. h: s% K* l最近的研究表明，在施加电压脉冲3秒后测量的位移电流只有15fA，它说明这一介质吸收效应可在10年中引起寄生电容10的变化。/ . - V4 0 l( l检测这一小电流的能力大大限制了能用于测量这一效应的仪器。2 J% h+ u. , L* |2 b它要求要有千万亿分之一安培级的电流分辨率；而且寄生仪器介质吸收还必须大大低于以往可能的程度。 Z/ w, n; - m0 k9 yS600系统引入了前端的皮可安培计（每针设计）。这一设计消除了传统测试仪设计固有的介质吸收，因为传统测试仪有标准探测卡、开关矩阵、从探测卡到矩阵的电缆和从测量仪器到开关矩阵的更多电缆。. D& % b5 W3 c) s4k漂移( S1 B: _2 |( v1 z: a. e低k介质材料有时在测量介质常数（k）与时间、温度的关系时会出现漂移。这种漂移可影响产品的速度，将来器件在高速的时候有时会失效。+ N4 6 c# H% n3 r! u. O: 速度退化是由某些低k介质中出现的化学变化造成。引起这一k退化的化学反应速度可在高温下加速。* L* I3 q0 3 i& j& W! a+ C圆片的高温老化由于探测器和热夹头的热膨胀问题而较为困难。但在小测试结构中由于自加热方法，很容易形成高温。/ d% 1 H/ s/ ( V9 d* c% I) V i在一个聚合（poly）电阻器顶上的交指型金属电容器中，电流被强制流过聚合电阻器，造成聚合线的焦耳热。金属线的温度用聚合加热器低边缘上的长蛇形金属线来测量。通过测量电流强制流过聚合加热电阻器时的金属线电阻变化就可测出温度。* o0 q* M0 |电阻的变化除以金属的TCR(电阻的热系数)就提供了金属线的温度。! t6 t3 O$ z6 通过加热电阻器的电流一直斜升，直至金属电阻器表现出相当于规定应力温度(一般为450500)的电阻变化时为止。! g3 & d! I7 Z电容器老化一段时间（一般为30120秒），然后冷却到室温。这一测试结构的小热质量使其能够在不到1秒的时间内加热到500，在不到5秒的时间内冷却到室温。冷却后，就可计算交指型电容器的电容变化和k的变化。( e5 b# d/ c$ n4 w驱动自加热电阻器所需要的电流量一般在150到200mA之间。这既提供了这种技术所需的动力而又不超过探测器的电流极限。5 Y3 Q( D2 e0 # V+ A测量温度的变化要求能够测量金属TCR电阻变化的仪器（如Cu的TCR是0.36/，因此仪器必须能够解决电阻0.36的变化）。1 C+ 7 Y9 H% |, x3 |- Y这种测量由于以下的事实而变得复杂，即金属线通常电阻较低，能强迫通过它的电流必须小于引起焦耳热的电流。# w: n& $ b% P7 Y/ 对0.2µm宽和200µm长的金属线，如果其薄片电阻系数为0.05欧姆，在厚度为2mm、热电阻为0.022/瓦特/µm/cm2的氧化物上，金属温度计上的最大电压降是11mV。 v/ m: d% f/ L( p G* H因此测量分辨率达1的线温度变化要求仪器分辨率达11mV的0.36或40µV。5 l# N9 F3 J4 n电容器的尺寸受以下事实的限制，即能强迫通过一个探针的电流是有限的。+ n2 % V( R9 + E6 u当多个探测垫片可连接到一个半加热的电阻器上时，就可大大增加进行这种测量所需要的硅面积。) B$ sS2 h2 H0 N电流的限制局限了自加热电阻器的宽度，因为要达到任何特定的温度需要一定的功率密度。) e( j. P& L- u4 R如果测试结构的设计能够配合到典型的划片线，而加热器电流限制在能安全地迫使其流过一个探针的水平，则测试结构的电容会非常有限。( p# A. n& v% R8 Q c6 D% G4 m交指型电容器的电容如果其周长为1500µm、间隔为0.2µm、金属线厚度为0.5µm，k为3.0，则会产生约100fF的电容。, k7 O7 o. . x8 J, X# ; , % x如果要得到解决这一参数1漂移的能力，仪器就必须能够解决电容测量值1 fF的变化。$ L; S9 O. v5 g+ N5 铜金属问题0 Z5 k+ n1 e# v; Wm/ E! s$ U降低与金属互连线有关的寄生RC延迟的努力使企业从传统的铝互连技术线转向使用铜基的金属化。7 k0 E! J K2 Cu基金属线的薄片电阻系数可达到Al基金属系统的一半。但转向使用Cu要求新的工艺步骤，并会出现一些与之有关的新的可靠性风险。% j4 T! s4 C V: v$ k: G0 T# R5.1 铜扩散到SiO2( n# S% n0 ?2 I; U: d) C在正常工艺温度下Cu很容易扩散到SiO2中，它增加了金属的电阻系数，降低了相邻金属线之间的绝缘。# x0 V0 | A8 N为防止这一现象，大多数的Cu工艺（如双镶嵌工艺）在Cu和任何SiO2之间增加了一个难熔阻挡金属层（如Ta、W或TaN），电阻率比Al大。对于非常窄的Cu线，这会成为非常重要的问题。+ v& _: N6 ? 7 0 A- p h K厚阻挡层会使金属线的电阻高于Al线。因此阻挡层的厚度必须降到最小。- $ Q, W+ n+ ; a9 K同时，阻挡层上的裂纹或孔洞会使Cu扩散到相邻介质材料中，引起漏电流。E% g( - e: l: E0 4 q这就是所谓的“窄工艺窗口”，它要求进行认真的工艺控制来提供高速性能，同时又不会在每10000个器件中产生几个缺陷（10 FIT可靠性）。Y( fZ! V9 i c% b/ m7 Q6 a阻挡层的缺陷通过最小间隔金属线之间的漏电流最容易检测。如果金属线之间的间隔为0.2mm，用前一个例子中描述的交指型电容器，则侧壁电容器的面积是750µm2。# + p+ * U/ _4 L) k如果在介质上施加7.5MV/cm的电场（150V），则Fowler-Nordheim漏电流约为3.7 x 10-16 A (0.37 fA)。( A2 D2 P u8 X% I5 n( S) I但如果存在一个缺陷使介质厚度在2 µm2的面积中降低50，则通过缺陷的漏电流为72pA。% A. h& t6 i# , y 2 E因此仪器应能够产生足以在最小金属间隔之间产生至少7.5MV/cm电场的电压。如果必须检测较小的缺陷（没有达到把氧化物厚度降低50的程度），则电流敏感度必须要大于72pA值（如例子中所示），否则就要提高强迫电场。5 x) a9 d; M4 d$ z, 在150V检测25缺陷的能力要求在2 µm2的面积内检测一个缺陷中7.5 fA漏电流的能力。|: MT3 6 7 w/ _& z( E7 x: 5.2 Cu电迁移% A# k- m i; g+ t+ sCu金属线初步电迁移测试的结果表明，Cu金属线在电迁移应力下电阻变化率约为类似应力下Al线变化率的10分之一。% L* h8 _* v- e+ s8 &