基于VHDL的过采样模拟数字转换器建模-英文翻译.doc

基于VHDL的过采样模拟数字转换器建模ROBERT BARANIECKI, PRZEMYSAW DAIBROWSKI ,AND KONRAD HEJN摘要：本文介绍了过采样SD模拟数字转换器在行为层次的VHDL模型建立。VHDL语言已被主要用于数字电路设计，也可以适用于某些混合信号集成电路。该模型的模拟部分是尽可能简单，并只包括必要的参数，以便确定潜在的第一个转换器。该模型的数字部分中描述了可合成的VHDL语言子集和其参数根据字长和类型的算术应用.验证过程的转换模型也显示出来。它是由VHDL语言模拟器和一个后置的工具来展开FFT 。仿真结果封闭性地证明了所提出的设计方法的效率。 关键词：Sigma - Delta调制器； VHDL语言； 行为建模与仿真； RTL综合1 介绍本文有制定混合信号集成电路的行为模型的两个基本原因。第一个原因是他们的高复杂度。例如：一个过采样 - 模拟数字转换器（模数转换器）构成的模拟数字调制器和可变数字滤波器称为毁灭器。这种混合信号电路的彻底模拟时CPU非常密集，尤其是如果我们尝试适用于类似SPICE的等同电路模拟器。此外，混合信号模块的晶体管模型不具备设计进程的开始阶段。第二个原因是涉及到自上而下的设计方法，其建议验证了该模型设计过程中每个层次的水平。因此，一个有效的解决办法似乎是使用行为（离散时间）模拟模型。通过对它们，设计者可以快速验证任何正在审议中的模型系统。不幸的是，适当的工具来做到这一点仍然无法使用。军刀模拟或ELDO形成Anacad比起数字电路更适合于模拟电路，并且在此期间的VHDL -AMS仍在发展中。因此，我们必须采用_SIGNAL_PROCESSING _WORKSYSTEM （表面等离子体波）和事件驱动模拟器Synopsys以进行行为建模与过采样模数转换器的仿真。VHDL语言的IEEE Std.1076已经成为它们之间的界面。过采样模数转换器的初级模型是在表面等离子体波环境中创建的。自动获得的VHDL代码不包括任何物理限制，如：不对称开端水平，在上升或下降时间内所产生信号的差异等。这些缺陷已经手动添加了， 然后更新的模型已在SYNOPSYS环境下进行模拟。2 过采样模数转换器的模型正在审议中的过采样模数转换器的行为模型由两个串联部分组成：（a).MASH配置的 一个三阶调制器-主要是模拟；（b).一个五阶段毁坏器-纯数字；第一个见图1所示。一阶调制器是其主要模块见图2。它包括一个差动积分器，一个一位D/A转换器（快船）,一个一位A/D转换器（门槛），另外,还有需要在下一阶产生量化误差OUT_ERROR的模拟子拖拉机。由于过采样运行，其采样速率显着大于奈奎斯特频率。值得指出的是,该调制器的输出OUT是二进制信号。两个级别的模拟信号d_a_y跟踪平均模拟输入XIN。三阶MASH配置在噪音处理和完全消除稳定性问题方面比一阶调制器更好。图1 三阶调制器的主要模块图2 一阶调制器的主要模块让我们把重点放在一阶调制器的VHDL模型上，如下所示 。entity First_Order_Signa_Delta_Modulator is generic(MIN_VAL,MAX_VAL :real; TIME_CONSTANT :real; RIGH_LEVEL_OF_THRESHOLDER :real;LEFT_LEVEL_OF_THRESHOLDER :real; COMP_RISE_DELAY :time; COMP_FALL_DELAY :time; HIGH_LEVEL_OF_CLIPPER :real;LOW_LEVEL_OF_CLIPPER :real;C_SLEW_RATE_PLUS :real;C_SLEW_RATE_MIN :real);end First_Order_Sigma_Delta_Modulator;architecture Beh of First_Order_Sigma_Delta_Modulator issignal xin : real range MIN_VAL to MAX_VAL : =0.0;signal a_d_y_: std_ulogic : =0;signal d_a_y : real range HIGH_LEVEL_OF_CLIPPER to LOW_LEVEL_OF_CLIPPER : . 0.0;signal xs : real range 2*MIN_VAL to 2*MAX_VAL : =0.0;signal outi :real range 2*MIN_VAL to 2*MAX_VAL : =0.0;beginxs 5 . xin - d_a_y;integrator (xs, outi, TIME_CONSTANT);thresholder (outi, a_d_y, HIGH_LEVEL_OF_THRESHOLDER, LOW_LEVEL_OF_THRESHOLDER, COMP_RISE_DELAY, COMP_FALL_DELAY);clipper (a_d_y, d_a_y, HIGH_LEVEL_CLIPPER, LOW_LEVEL_CLIPPER, C_ SLEW_RATE_PLUS, C_ SLEW_RATE_MIN);end Beh;由于它对输入和输出信号使用浮点算法，使其在在时间上纯粹是离散的，但幅值是连续的。虽然模型非常简单，但足以有效地验证过采样模数转换器的性能。它可以被视为在一个适当的decimator架构的设计过程中的一种模式源。调制器的不完善的组成部分被称为程序，包括以下参数：（1） 积分器的时间常数；（2） 1位A/D（门槛）的迟滞和拖延时间；（3） 1位D/A (快船）的参考水平和转换率。所述一阶调制器的组成的VHDL程序如下所示：procedure integrator (signal xin : in real; signal xout : inout real; time_const : real ) isvariable time_last : time : =0 ns;variable time_delta : time := 0 ns;beginloop wait on xin; time_delta :=now - time_last; time_last :=now; xout =levl then xout=1 after td01; else xout 5 . 0 after td10; end if;elsif falling(xin) then if xin= lev2 then xout=0 after td10; else xout =1 after td01; end if;else null;end if;end thresholder;procedure clipper(signal xin: in std_ulogic; signal xout: inout real; sr_p, sr_m : real) is variable t_wait : time; variable t_delta : real; variable sr : real;begin while xout /=std_ulogic_to_real(xin) loop if rising(xin) then sr :=sr_p; elsif falling(xin) then sr :=sr_m; else exit; end if; t_delta:=abs(std_ulogic_to_real(xin) - xout)/sr); if t_delta time_to_real(ANALOG_TIME_STEP) then xout =std_ulogic_to_real(xin); t_wait :=real_to_time(t_delta); else xout =xout +sr*time_to_real(ANALOG_TIME_STEP); t_wait := ANALOG_TIME_STEP; end if; wait on xin for t_wait; end loop;end clipper;五阶毁灭器的完整层次结构见图3。每个基本抽取阶段（BDS）提供过滤型量化噪声，同时降低了采样率，见图4。基本抽取阶段的实施作为两个低通滤波器（LPFs）在两相平行的结构的级联，且带有输出采样率的增加，见图5。对于特定的系数a0=1/8且a1=9/16,单一的低通滤波器具有优良的通带平面振幅响应，但同时也有不能令人满意的阻带衰减。这就是为什么两个LPFs级联。请注意，在任何硬件实现中，允许以全通路段的二进制比例系数取代其位转移乘积。 低通滤波器的基本建筑模块且更何况是毁坏器，都是二阶IIR（不定式脉冲响应）全通滤波器（APF） 。其在Z变换域的传递函数如下：它可以以不同的方式实施。其中之一见图4所示。图3 五阶毁灭器的完整层次结构 图4 基本抽取阶段（ BDS ）结构图图5 低通滤波器图6 全通滤波器毁坏器的架构及其模型已经通过DSP电路的一种特别的工具制定出来。然而，VHDL语言代码就字的大小和算术应用类型进行参数化。系数a0=a1=9/16的结果如下面的VHDL程序：entity APF_916 isgeneric(WIDTH :integer; ROUNDING :BIT_VECTOR(15 downto 0) :=FXP_ROUND_CONVERGENT;); port(res : in std_logic; clk : in std_logic; s_in: in tc(1 downto -1*(WIDTH-2); s_out: out tc(1 downto -1*(WIDTH-2);end APF_916;architecture Beh of APF_916 is signal s_sub : tc(s_in high downto s_in low); signal s_sum : tc(s_i n high downto s_in low); signal s_mult: tc(s_in high downto s_in low-1); signal s_delay1: tc(s_ in high downto s_in low); signal s_delay2: tc(s_ in high downto s_in low);beginSHIFTING :process(stw,xsub) variable v_mult12:tc(s_ in high-1) downto (s_in low-1); variable v_mult116:tc(s_ in high-3) downto (s_in low-3);variable v_mult :tc(s_in high downto (s_in low-1);beginfxpAshift(ROUNDING,s_sub,-1,v_mult12);fxpAshift(ROUNDING,s_sub,-4,v_mult116);fxpAdd(ROUNDING,v_mult12,v_mult116,v_mult);s_mult= v_mult;end process SHIFTING;DELAY :process(res,clk)variable v_delay1, v_delay2 : tc(s_ in high downto s_in low);beginif res=1 thens_delay14 0);s_delay2 0);v_delay1 := (others= 0);v_delay2 :=(others= 0);elsif clk=1and clk event then s_delay1=v_delay1;s_delay2 =v_delay2;v_delay1 := s_sub;v_delay2 :.=s_sum;end if;end DELAY;fxpSub(ROUNDING,s_in,s_delay1,s_sub);fxpAdd(ROUNDING,s_mult,s_delay2,s_sum);s_out= s_sum;end Beh;所有算术运算由APFs设定为定点。在VHDL代码中，矢量信号表示两个补充格式代表为TC型。在矢量的大小和算术应用类型间有一个权衡。在APF VHDL代码中，矢量信号的端口的格式表示为“1 downto WIDTH2” 。WIDTH代表矢量的大小。左侧边代表整数部分的位数。这种格式是计算程序所要求的。FxpAshift，fxpAdd，fxpSub整个程序是在SYNOPSYS库里可用的COMDISCO算术包调用的。常熟ROUNDING赋以精度损失模式的特色。这里有在COMDISCO包的几种精度损失模式的类型：在负无穷大截断的另一侧，绕过正无穷大，绕过零幅值截断，绕过典型数学系列，且收敛于最近的偶数。常熟ROUNDING赋以精度损失的选定模式的特色。幅度响应的最小波动由其四舍五入得到。让我们着眼于倍增系数9/16，见图7。图7 倍增系数为9/16的APF模型这个系数是二进制比例的且乘积可以做为转移因子被使用。人们很容易注意到， 1/2 与 1/16的和是9/16。因此，1/2 或1/16的乘积已分别实现1和4的权转移。为了保持计算的精度， 矢量线产生的乘积因子与S_IN 和 S_OUT 有所不同。可变量VMULT12已格式为“0 downto WIDTH-3”。如果是变量VMULT116，它的形式为“-2 downto WIDTH-5”。此外，最终得乘法结果S_MULT是一个比其他的高一位的矢量。这样做的目的是消除系数为9/16的APF所产生的振荡。3 转换模型的验证过程转换模型的验证过程基于两种工具，见图8.一个VHDL仿真器和波形计算器。图8 转换模型的验证过程首先，转换模型采用SYNOPSYS的VHDL仿真器。正弦波的应用起到了促进作用。所取得的成果仅仅是关于时域的。要了解频域的转换行为，VHDL仿真输出文件成为SPW系统内输入系统内波形计算器的输入以进行频谱分析。一些频谱分析结果如图9所示。请注意，结构分析已近似为潜在的18位ADC。图9 频谱分析结果注：A1LPF的振幅响应； A2一阶调制器频谱的振幅响应；A3一阶调制器输出的频谱；A4一阶调制器在毁灭器输出的频谱；A5-三阶调制器在毁灭器输出的频谱；表1是一些相应的仿真实验结果，此仿真已在SUN4工作站实施了。仿真时间指数取决于调制器阶数以及一些毁坏器的阶层。表一 过采样模数转换器的实验仿真结果一阶调制器毁坏器(三阶)三阶调制器毁坏器(五阶)采 样次 数6553665536640000640000发生的次 数99245873421598937547125131CPU时 间7min4.5min67min58min4 校正技术展望 在过去十年，随着服务和无线标准的提高，下一代的通信解决方案必须支持完全集成的片上系统芯片（SOC），以推动设计的多标准CMOS器件。随着这种趋势，新的收发器强调的是执行宽带信号处理，以适应更高数据的吞吐量。一个主要的基在多标准的收发器中一个主要的组件是高速的ADC 。对于射频和中频的解决方案，连续时间带路调制器（CT- BP）的经常使用是因为与量化噪音相比，在高段中间频率的噪音小。在连续时间网络里的一个主要问题是缺乏准确性，这是由于其过程电压温度公差可能导致25%以上的时间常数的变化。为了缓解这个问题，主从调整技术已成功地应用于连续时间滤波器; 但是，这种做法一直伴随着额外的校准计划，因为调整环路滤波不足以保证整个模数转换器循环的最佳操作。模数转换器的优化调整，需要纠正滤波器中心频率的偏差，超过回路延时和DAC系数的变化。这些问题是通过采用双延时谐振和前馈技术优化架构得到了部分缓解。另一种做法是在数字领域采用拥有一流业绩的ADC；但是这种做法受在线校准计划传入外波段信息的力量的影响，但它因为离线刻度却是一个非常有趣的方法。优化个别组件和使用可编程延时线性优化回路延时以及重构滤波器振荡器调谐系统的缺口也有报导。这种做法调整了上涨时ADC的参数。 基于回路校准技术的离线软件介绍在这里的目的是为了优化在带通调制器中的噪声传递函数，并且可用于在系统校准次数。提出的办法应用于在数字领域的噪声传递函数中使用辅助和非关键测试调节；基于闭环响应的战略性应用调节，进行回路参数顺序调整，直到噪声传递函数表达出其最佳性能。本节介绍的主要概念是使用了单个适合于离线校准的带测试的调整，但方法也可以适用于在线校准。提出的回路校准方法依赖于一个基于软件的平台，而不是耗电和不准确的模拟电路。拟定的CT-BP ADC的以调整计划为基础的数字系统方案如图10所示。图10 时间连续的四阶带通Sigma - Delta调制器和DAC校准除了非临界出带模拟输入信号，理想中心频率的测试调整适用于量化模拟系统输入以及测试带量化噪声。由于这种测试调整适用于输出回路，它的噪音是被回路传递函数和辅助电路所表现的，具有影响不大的动态循环。此时，量化输出的数字比特流被数字信号处理器（DSP）所处理 ，而且测试调整的功率在数字领域使用快速傅立叶变换（FFT）来测量。这种测试调整的估算功率使用在是一种自适应最小均方（LMS）算法，该算法控制一些参数，其目的是尽量减少测量测试调整的功率，从而最大限度地减少量化噪声。LMS算法生成的数字控制信号是通过控制用于实现带通滤波器的一系列电容器来调整回路的缺口频率的，一旦NTF的缺口频率设定在所期望的频率处，此时，DAC的系数和超回路延时设置为相同的目的：测试调整的功率最小化以达到最佳的信号量化信噪比。该数字调整计划的算法描述了下列步骤：（1）在量化输入的期望频率处加入测试调整信号；（2）输入信号使这种回路正常运作，这个信号的频率和功率与校准算法的作用是不相关的；（3）找到测试调整频率的频率部分及其在数字格式中的隐含意义；（4）数字控制调整信号是在检测调整的存储功率和新的功率估计值间的差异的基础上通过LMS算法计算的；（5）首先调整控制X0的参数；（6）在（3）和（5）之间的迭代一直至测试调整的测量功率达到最小才结束；（7）一旦NTF缺口的频率被调整，该算法调整系DAC的系数和一个可编程延迟单元，如果需要的话，一直到测试调整的测量功率达到最小. 该算法保证了在这一进程结束时，重要的回路参数调整为最佳SQNR 。 测试调整的强度不是关键，它可以非常的小，但必须大大高于最低噪声以至于很容易被发觉。此外，非关键的输入信号大约而不是就在中心频率可以在调制器的输入被引入，以确保回路运作正常。图11显示了200HZ四阶ADC的时的非校准响应。图11非校准回路的输出频谱第一个是适用于ADC的输入在210HZ时；校准调整是适用于在理想的200MHZ频率的量化输入和NTF的校准 。回路参数超过25%的变化特意被介绍; 这样的结果是缺口频率大约在250MHz而不是200MHZ。经过多次反复使用上述算法，回路缺口的频率被调整到理想值，仅仅只是用于使其测试调整的频率设置为200MHZ且调整环路滤波器的一系列电容器这一目的。 图12显示的是校准后的ADC频谱。当调整的功率在量化输出是最小值时该算法停止；例如：当测试调整的频率适用在量化输入为-10分贝时，输出为-65分贝。一旦回路的缺口频率被调整，通过微调数模转换器系数和过剩的回路延时，使其还有一定的余地来增加（通常在3-9分贝）SQNR。图12 校准后的输出频谱由于回路微调方法依赖于软件中的功耗估值和测试调整的最好控制频率，该算法是相当强大，并确保带通ADC最重要的参数的最优化：噪声传递函数。注意图11和图12，适用于模数转换器的模拟输入的调整功率在210MHZ对于回路参数的调整几乎是没关系的，这表明通过在ADC的输入端加入测试信号，是很困难校准ADC回路的。这种结果是预料到的，是因为闭环增益接近于过滤器的增益很大的那一带。因为连续时间带通调制器已被提出，一个基于软件的校准计划也在进行中。该技术需要在所期望的中心频率处做测试调整；当调整功率不是关键时，可取的做法是限制其频率为10分贝，低于ADC承受的最大输入功率，以确保其量化不饱和。因为校准调整的功率必须通过FFT提出，故提议的技术需要大量的数字计算，不过，这不是一个主要缺点，因为数字处理非常适合当前和今后的亚微米技术，使其在数字电路中的变得更快和更便宜。本节所介绍的校准技术可以用来在电源启动或在系统空闲时间。虽然提出的方法是使用单一带中校准调整，它可以扩展到使用带外测试调整为背景的校准计划。5 结论和建议 VHDL的IEEE Std. 1076已经成为成为过采样 模数转换器的建模与仿真一种强大的工具。如果一个混合信号电路的模拟部分相对简单，这种做法对于验证设计是适当的。如果在设计过程的早期阶段采用VHDL描述，混合信号电路的架构验证和功能测试将容易得多。 根据表1所列的研究结果，此方法的主要缺点是其仿真时间相对较长。原生编译代码的仿真器可以是加快仿真的恰当的解决方案。今后的工作已经提出，将进一步关注发展中国家的模式。VHDL-A (IEEE P1076.1) 不久将应用且一些比较调查将生效。毁坏器的VHDL的综合核心也将是一个即将进行研究的项目。15Oversampling Analog-to-Digital Converters Modeling Based on VHDLROBERT BARANIECKI, PRZEMYSEAW DABROWSKI ，AND KONRAD HEJNAbstract：The paper presents a VHDL model of an oversampling analog-to-digital converter created on the behavioral hierarchy level. Although VHDL has been primarily devoted to digital circuit design, it can also be applied to certain mixed -signal circuits. The model of the analog part is as simple as possible and includes only necessary parameters that enable to determine the potential resolution of a converter. The model of the digital part is described in the synthesizable subset of VHDL and parameterized according to the word length and the type of arithmetic applied. The validation process of the converter model is also shown. It is performed by a VHDL simulator and a postprocessor tool enabling to carry out FFT. Simulation results enclosed prove the efficiency of the design approach presented.KeyWords: Sigma-delta modulator；decimator; VHDL； behavioral modeling and simulation; RTL synthesis1 IntroductionThere are two basic reasons for working out behavioral models of mixed-signal circuits. The first one is their high complexity. For example an oversampling sigma-delta analog-to-digital converter (ADC) consists of an analog-digital modulator and a noninvariant digital filter called decimator .The exhausted simulation of such a mixed-signal circuit is very CPU intensive especially if we try to apply a circuit level simulator like SPICE1. Moreover the transistor models of mixed-signal blocks are not available at the beginning stages of the design process. The second reason is related to the top-down design methodology that recommends the validation of the model at each hierarchy level of a design process. So an efficient solution seems to be using behavioral (discrete in time) analog models. By means of them a designer can quickly validate any model of the system under consideration.Unfortunately the appropriate tools to do this are still not available. SABER from Analogy or ELDO1 form Anacad is more tailored to analog than digital circuits and in the meantime VHDL-AMS is still under development. So we have applied the _SIGNAL_PROCESSING _Analog Integrated Circuits and Signal Processing, 16, 101-109 (1998)16-WORKSYSTEM (SPW) and an event-driven simulator SYNOPSYS to behavioral modeling and simulation of an oversamplingADC. The IEEE Std.1076 of VHDL has been the interface between them.The primary model of an oversampling ADC was created in SPW environment. The VHDL code automatically obtained did not include any physical constrains such as asymmetry of thresholder levels, differences in the rise or fall times of the signals generated, etc. These imperfections have been added by hand and then the updated model has been simulated in SYNOPSYS environment.2 A Model of an OversamplingADCA behavioral model of the oversampling ADC under consideration consists of two cascaded parts:(a) a 3rd order modulator in MASH2 configuration-mostly analog, and(b) a five-stage decimator -pure digital.The first one is shown in follows .The 1st order modulator is its main block, Fig. 2. It includes a differential integrator, a one-bit d/a converter (clipper), a one-bit a/d converter (thresholder) and, additionally, an analog subtractor that creates thequantization error OUT_ERROR needed in the next stage. The sampling rate, due to oversampling operation, is significantly greater than the Nyquists frequency. It is worth noting that the modulator output OUT is a binary signal. The two-level analog signal d_a_y traces on average the analog input XIN. The 3rd order MASH2configuration (Fig. 1) gives much better noise-shaping effect than the 1st order modulator and eliminates completely stability problems.Figure1 3rd order modulator in MASH configurationFigure2 1st order modulator with the additional output OUT ERROR.Let us focus on a VHDL model of the 1st order modulator, as follows. entity First_Order_Signa_Delta_Modulator is generic(MIN_VAL,MAX_VAL :real; TIME_CONSTANT :real; RIGH_LEVEL_OF_THRESHOLDER :real;LEFT_LEVEL_OF_THRESHOLDER :real; COMP_RISE_DELAY :time; COMP_FALL_DELAY :time; HIGH_LEVEL_OF_CLIPPER :real;LOW_LEVEL_OF_CLIPPER :real;C_SLEW_RATE_PLUS :real;C_SLEW_RATE_MIN :real);end First_Order_Sigma_Delta_Modulator;architecture Beh of First_Order_Sigma_Delta_Modulator issignal xin : real range MIN_VAL to MAX_VAL : =0.0;signal a_d_y_: std_ulogic : =0;signal d_a_y : real range HIGH_LEVEL_OF_CLIPPER to LOW-LEVEL-OF-CLIPPER : . 0.0;signal xs : real range 2*MIN_VAL to 2*MAX_VAL : =0.0;signal outi :real range 2*MIN_VAL to 2*MAX_VAL : =0.0;beginxs 5 . xin - d_a_y;integrator (xs, outi, TIME_CONSTANT);thresholder (outi, a_d_y, HIGH_LEVEL_OF_THRESHOLDER, LOW_LEVEL_OF_THRESHOLDER, COMP_RISE_DELAY, COMP_FALL_DELAY);clipper (a_d_y, d_a_y, HIGH_LEVEL_CLIPPER, LOW_LEVEL_CLIPPER, C_ SLEW_RATE_PLUS, C_ SLEW_RATE_MIN);end Beh;It is purely discrete in time but continuous in amplitude as it uses floating-point arithmetic for both the input and output signals. Although the model is very simple it is efficient enough to validate the properties of the oversampling ADC in question. It can be treated as a pattern source in the design process of an appropriate decimator architecture. The imperfect components of the modulator are described as procedures including the following parameters:time constant of integrator,hysteresis and delay time for 1-bit a/d (thresholder), reference levels and slew rates for 1-bit d/a(clipper).The details of the procedures mentioned can be found in follows:procedure integrator (signal xin : in real; signal xout : inout real; time_const : real ) isvariable time_last : time =0 ns;variable time_delta : time =0 ns;beginloop wait on xin; time_delta :=now - time_last; time_last :=now; xout =levl then xout=1 after td01; else xout 5 . 0 after td10; end if;elsif falling(xin) then if xin= lev2 then xout=0 after td10; else xout =1 after td01; end if;else null;end if;end thresholder;procedure clipper(signal xin: in std_ulogic; signal xout: inout real; sr_p, sr_m : real) is variable t_wait : time; variable t_delta : real; variable sr : real;begin while xout /=std_ulogic_to_real(xin) loop if rising(xin) then sr :=sr_p; elsif falling(xin) then sr :=sr_m; else exit; end if; t_delta:=abs(std_ulogic_to_real(xin) - xout)/sr); if t_delta time_to_real(ANALOG_TIME_STEP) then xout =std_ulogic_to_real(xin); t_wait :=real_to_time(t_delta); else xout =xout +sr*time_to_real(ANALOG_TIME_STEP); t_wait :=