精通VerilogHDL：IC设计核心技术实例详解书后习题以及答案.doc

注意：9.3 程序代码由于本章所涉及的实例程序太长，并因篇幅所限我们把它放到了的“下载专区”。请到该书源代码文件的根目录寻找：JPEG实例程序.doc，这个文件就是本章所用的代码。第1章 习题1解释目前市面上的MP3 Player为什么多采用DSP based的设计，而在液晶屏幕里的图像缩放控制器（Scaler）为什么都采用硬件（Hardwire based）的设计。mp3的动作时钟低，若采用硬件设计，则许多电路大部分时间皆在闲置状况，以DSP设计，调整程序即能解码WMA的编码格式，这是硬件设计难以办到的。 Scaler的动作频率在SVGA时高达135MHz，且功能性单纯，并不需要太大的弹性，故适宜采用硬件架构设计。若采用DSP设计，频宽和时钟将难以满足。2叙述为什么需要做形式验证（Formal Verification）。最初是因为后端（AP&R）为了满足时序上的要求而加入Buffer，这使得电路存在功能被改变的风险，因此需要做形式验证。不过近年来形式验证已发展到 RTL-RTL、RTL-Gate、Gate-Gate的互相比较，且在测试电路的加入后，形式验证显得更加重要。3试简述IC开发的流程。参考本章1.2节部分4解释需降低系统功率消耗的原因。5假设电路操作情形如图1-65所示，试估计电路消耗的Internal power及Switching power。图1-65 电路操作情形举例第2章 习题1描述一个模块通常会包含哪些部分？其中有哪些是必要的？模块名称、输出入管脚、管脚声明、参数定义、include声明、变量声明、程序主体、endmodule。只有模块名称、endmodule、变量声明、程序主体是必要的。2利用我们在数字逻辑里学到的知识，将四输入的多任务器以其他逻辑器件（如NOR Gate）实现。3定义一输入及四输出，输入输出都为8 位，两个选项的多任务器，其输出输入可以以表格描述如下。sel1 sel0321000110101000in00in00in00in000试以Verilog语句描述其输出输入，并写出完整的测试平台测试。module ex2_2;/test benchreg clk=0;reg 7:0in=0;always #10 clk=clk;reg 1:0 sel=0;always(posedge clk) sel=sel+1;integer seed=4;always(posedge clk) in=$random(seed);/Circuitwire 7:0 out0=(sel=0)?in:0;wire 7:0 out1=(sel=1)?in:0; wire 7:0 out2=(sel=2)?in:0;wire 7:0 out3=(sel=3)?in:0; endmodule4定义3 位输入和6 位输出，输出是此3 位数平方的Verilog语句及测试平台。module ex2_3;/test benchreg clk=0;reg 2:0in=0;always #10 clk=clk;integer seed=4;always(posedge clk) in=$random(seed); wire 5:0 out=(in=0)?0: (in=1)?1: (in=2)?4: (in=3)?9: (in=4)?16: (in=5)?25: (in=6)?36: (in=7)?49:0; endmodule5绘出下列Verilog HDL语句的电路，并估计时钟周期由哪一条路径（Path）所控制。reg 3:0 da,db,xor_reg,and_reg,or_reg,add_reg;always(posedge clk or negedge nrst) if (nrst) begin da=0;db=0;end else begin da=din_a; db=din_b; endwire 3:0 xor_op=da db;wire 3:0 and_op=da & db;wire 3:0 or_op=da | db;wire 3:0 add_op=da + db;always(posedge clk or negedge nrst) if (nrst) begin xor_reg=0; and_reg=0; or_reg=0; add_reg=0; end else begin xor_reg=xor_op; and_reg=and_op; or_reg=or_op; add_reg=add_op; endreg 3:0 da,db,xor_reg,and_reg,or_reg,add_reg;always(posedge clk or negedge nrst) if (nrst) begin da=0;db=0;end else begin da=din_a; db=din_b; endwire 3:0 xor_op=da db;wire 3:0 and_op=da & db;wire 3:0 or_op=da | db;wire 3:0 add_op=da + db;always(posedge clk or negedge nrst) if (nrst) begin xor_reg=0; and_reg=0; or_reg=0; add_reg=0; end else begin xor_reg=xor_op; and_reg=and_op; or_reg=or_op; add_reg=add_op; end 由add_op=da + db 这一条语句所控制，因为加法的时间延迟最长。6编写下列电路的Verilog代码，其电路如图2-42所示。图2-42 电路示例wire 3:0 A,B;wire temp3=(A3B3);wire temp2=( A2&B2);wire temp1=( A1&B1);wire temp0=( A0|B0);wire tmp=temp3 | temp2 | temp1 | temp0;always(posedge clk) dout= tmp;7在ex2_7中，我们曾经编写过一个向左旋转（Rotate）一个位的Verilog程序，请试编写一个每一次时钟信号上升沿时向右旋转（Rotate）两个位的逻辑电路及测试平台。module ex2_6;/test benchreg clk=0,nrst=1,sel=0;reg 7:0 din=0,dout;always #10 clk=clk;initial begin #50 nrst=0; #70 nrst=1; #80 sel=1; #15 sel=0;endinteger seed=4;always(posedge clk) din=#1 $random(seed);/circuit wire 7:0 temp=dout1:0,dout7:2;always (posedge clk or negedge nrst) if (nrst) dout=0; else if (sel=1) dout=din; else dout2-3- 4-7-910-11-12-13-14-15-0。reg 3:0 cntr;wire jump2=(cntr=0) | (cntr=5) | (cntr=7) ; always(posedge clk or negedge nrst) if (nrst) cntr=0; else if (jump2) cntr=cntr+2; else cntr=cntr+1;10试对ex2_12的NRZI译码编写程序。第3章 习题1试以forever描述一个时间周期为20时间单位的时钟信号。reg clk=0;initial forever #10 clk=clk;2在本章中提到的循环语句有for、repeat、while循环。试以这三种循环编写一个计数器，计数到非常大的数字，以您熟悉的仿真器仿真，然后比较这三种语法所耗的时间。3比较下列两种Verilog HDL的reset语句，分别对其仿真，比较它们有什么不同，并绘出它们的电路图。 case1 always(posedge clk or negedge nrst) if (nrst) q=0; else q=d;case2 always(posedge clk) if (nrst) q=0; else q=d;二者的不同在于，cas1的reset信号是异步的，即使没有clk仍然能清除q；而case2的reset信号是同步的，如果没有clk 就无法清除q。case1 case2 4用您所熟悉的综合器，针对下列两种情形做综合并比较其结果。case1always(posedge clk)begin B=A; A=C;endcase2always(posedge clk)begin B=A; A=C;endcase1always(posedge clk)begin T1=A1 | B1; Y1=T1 | C1;endalways(posedge clk)begin T2=A2 | B2; Y2=T2 | C2; end5试绘出下列Verilog HDL语句的电路。function xor_op;input 7:0 A; xor_op=(A7A6)| (A5A4)| (A3A2)| (A1A0);endfunctionwire A,B,D;wire 7:0 C;reg Y1,Y2;always(A or B or C or D)begin Y1=A & B | xor_op(C); Y2=Y1 & D;end 第4章 习题1设计一个五层住户电梯的状态图，这个电梯必须满足一般的功能，每一层都可以对其做上楼或下楼的选择，如果觉得很困难，试着简化问题，编写程序及测试平台。2试编写下列状态变化图（如图4-39所示）的Verilog HDL程序代码。图4-39 状态变化图parameter state0=2b00, state1=2b01, state2=2b10; reg 1:0 nxt_state,current_state;reg y;always(posedge clk or negedge nrst) if (nrst) current_state=state0; else current_state=nxt_state;always(current_state or x) case(current_state) state0: begin if (x=0) begin y=0; nxt_state=state0; end else if (x=1) begin y=1; nxt_state=state1; end end state1: begin if (x=0) begin y=1; nxt_state=state1; end else if (x=1) begin y=0; nxt_state=state2; end end state2: begin if (x=0) begin y=1; nxt_state=state0; end end default: begin y=0; nxt_state=state0; end endcase 3用设计程序状态机的方式，设计一个8位的格雷码（Gray Code）计数器。module graycntr (gray, clk, inc, rst_n);parameter SIZE = 4;output SIZE-1:0 gray;input clk, inc, rst_n;reg SIZE-1:0 gnext, gray, bnext, bin;integer i;always (posedge clk or negedge rst_n)if (!rst_n) gray = 0;else gray = gnext;always (gray or inc) beginfor (i=0; ii);bnext = bin + inc;gnext = (bnext1) bnext;endendmodule第5章 习题1试阐述同步设计与异步设计的优缺点。同步设计 优点：易于分析，可靠、稳定，易于加入测试电路。 缺点：功率消耗大，占据较大的面积，系统整体效能难以提升。异步设计 优点：占据面积小，节省功率消耗。 缺点：不易分析，可靠度稳定度差，且不易加入测试电路。2解释什么是亚稳态（Metastable）。信号在跨越不同的clk domain时， 有时候稳定，而有时候却不稳定的情形如本章中关于Metastable的节所述。3试编写一个异步内存的行为模型，这个内存的一边接口是CS（Chip Select）、WR（Write）、RD（Read）、DIN15:0、ROW6:0、COL6:0、DO15:0，其地址由ROW,COL来替代，输出输入皆为Level trigger。Row为Page的概念。这个内存总共有96个Row（每个Row有96个Column）。每个存储元件为16位。另外一边则为OEN（Output enable）、RROW6:0（Read Row address）、DO96X16-1:0。这一边能由输入Row直接读取96个Column的数据。所有的信号皆为High active。其时序图如图5-29所示。write cycleread cycle图5-29 时序图第6章 习题1从设计一个二输入的4 位比较器起，设计一个四输入四输出