锁相环ppl电路设计.doc

西华大学课程设计说明书 锁相环（PLL）电路设计摘要：本次课程设计的锁相环电路其原理就是先把电网三相交流电压合成一相正弦波，合成后其频率还是不变（50Hz），然后把正弦波转变成方波，由此将信号送入锁相环集成器件CD4046（由鉴相器，环路滤波器，VCO组成），通过将输入信号与VCO输出信号或VCO输出经分频器的信号相位或频率的比较，控制两个信号使其保持同相位，从而实现对输入信号的同步跟踪。关键字：锁相环，鉴相器，环路滤波器，集成运算电路，比较器Abstract: This curriculum designs phase-locked loop electric circuit its principle is synthesizes first the electrical network three-phase AC voltage a sine wave, after the synthesis its frequency invariable (50Hz), then transforms the sine wave the square-wave, from this sends in the signal phase-locked loop integration component CD4046 (by discriminator, ring circuit filter, VCO is composed), through the input signal and the VCO output signal either the VCO output after the frequency divider signal phase or the frequency comparison, will control two signals to cause its maintenance with the phase, thus will realize to the input signal lock following.Keyword: PLL, phase detector and loop filter, integrated computing circuits, Comparators20第 页目 录1.前言(绪论)32.总体方案设计43.单元模块设计5 3.1 集成运算加法器5 3.2 集成运算的选择及参数计算6 3.3 正弦波整成方波7 3.4 锁相环CD404610 3.5 分频器(64分频)134.Multisim9.0软件介绍155.系统调试,功能及参数选择166.设计总结187.谢辞(致谢)188.参考文献199.附录201.前 言PLL（锁相环）是Phase Locked Loop的缩略词。我们设计此实验，实现无频率误差和相位误差的跟踪。锁相环是一个相位负反馈控制系统，主要有鉴相器，环行滤波器和压控振荡器三部分组成，如图1.1所示。鉴相器是相位比较装置，用来检测输入信号和反馈信号之间低通滤波器用于将鉴相器的输出信号的高频成分滤掉，进行平均，获得直流误差输出，通常用有源低通滤波器来实现；压控振荡器是一个电压-频率变换装置，振动频率应随输入电压线性变化，输出信号反馈到鉴相器的一个输入端，对鉴相器起作用的是其相位信号。从整体上来说，输入与输出信号频率差不断减小，直到差值为零，进入锁定状态，相位等于一个极小的数值，实现频率跟踪。图1.1 锁相环原理框图 分频器1/NVCO环行滤波器鉴相器2.总体方案设计此实验方案如下图2.1:电网上的三相交流,经过一个运算加法器得到一相的正弦交流电,此电压再通过一个比较器,得到频率为50Hz的方波信号，方波信号通入锁相环CD4046，从而实现对电压频率的实时跟踪。三相交流电网 运算加法器比较器鉴相器环行滤波器VCOCD4046可编程计数器（分频器1/N） 图2.1 总体方案设计方框图3.单元模块设计3.1集成运算加法器将三相交流电变为一相可以用运放加法器。如下图3.1所示，将Va,Vb,Vc相加，送入集成器。这个电路是反相放大器，由于电路存在虚短，Vi=0，在P端接地时，V(N)=0,故N点为虚地。显然它是多端输入的电压并联负反馈电路。 有以下方程式： （3.1）式(1)中,、为三相交流, 为运算器反向输入端电压,为运算器输出电压。由此可得 （3.2）图3.1 集成运算加法器由此完成三相电流变为一相正弦电。3.2集成运放的选择及参数计算本设计运放使用UA741集成器件,其实际的参数如下表3.1: 表3.1 UA741集成器件参数表 特性 参数 失调电压 0.55mV 失调电流 1nA10A 失调电压的温度 (150) V/ 偏置电流 1nA100A 输入电阻 10k1000M 通频带 10kHz2kHz 输出电流 130mA 共模抑制比 60120dB 上升时间 10ns10s 转移速率 (0.1100)V/s 电压增益 10001000000dB 电源电流 0.0525mA3.3 整形电路(1) 设计思路：四种方案如下：1) 二极管半波整流：正弦波数轴的X轴线以上的波形保留（X轴线以下的部分被隔离掉），波形呈断续的曲线，相位不变。经过稳压波形呈断续的、大于Y数轴0、小于原正弦波波峰的曲线，适用于对电流要求不高的电器。 2) 二极管全波整流（桥式整流）：正弦波数轴的X轴线以下的波形对折到X轴线上面，波形呈连续的、电压由峰值到0根据频率变化的曲线。经过稳压波形呈连续的、接近正弦波波峰的略有波浪型曲线，适用于对电流要求较高的电器。 3) 串联型晶体管整流电路，形成平稳波形的、接近正弦波波峰的直流电，黑白电视机、精密电器使用。 4) 晶体管开关电路、晶体管泵电源电路，形成平稳波形的、接近正弦波波峰的直流电，彩色电视机、精密电器使用。总之,正弦波电流变成方波电流，最简单的办法是用一个二极管半波整流，不经滤波，而是经一个电阻与稳压管“限幅”后，不可视作是方波。所以先将一正弦信号通过一个二极管,得到一正向导通的半波信号,再将得到的信号与一个比较器比较,从而得到方波信号。(2) 正弦波整流成方波设计电路图如图3.2所示：:图3.2 正弦波整流成方波设计电路图(3) 电路原理图及相应的参数1) 半波整流电路D是一个二极管,负载,若输入交流电为:Sin(at) （3.3）则整流出的输出电压(一个周期内) Sin(at) 0at (3.4) at2 (3.5)图3.3半波整流电路2) 比较器本实验采用LM393双电源比较器,其基本原理简单, 只要同相输入端的电压比反向输入端的电压高，它就会输出高电平, 同相输入端的电压比反向输入端的电压低，他就输出低电平。注意的是要加上接电阻,也就是接一个大约几百欧到几千欧的电阻从输出端接到电源。因为比较器输出的是C极开路输出,输高的时候，其实就是内部的输出三极管截止,这个高电平是由上拉电阻提供的；输出低的时候,就是内部三极管把上拉电阻短路，使输出为低。其仿真图如下图3.4所示:图 3.4 比较器 ViV0图3.5 经比较器得到方波如图3.5得到了正弦波，比较器的原理就是：反向输入端接地，同向输入端如果输入为大于零的信号，其输出就是为一正脉冲。由图3.5所示可得到方波的信号。3.4.锁相环CD4046锁相环是一个相位反馈控制系统，其特点是实现对输入信号频率和相位的自动跟踪。它跟踪固定频率的输入信号时没有频差；跟踪频率变化的输入信号时精度也很高。锁相环路由三个基本部件组成，它们是鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO），构成框图如图3.5所示。本设计采用集成锁相环CD4046的结构框图如图3.5所示，CD4046具有两个独立的鉴相器PD与PD。PD是异或门鉴相器；PD是边沿触发型鉴相器， 它由受逻辑门控制的四个边沿触发器和三态输出电路组成，它的输出为三态结构。系统一旦入锁，输出将处于高阻态，无源低通滤波器的电容C无放电回路，鉴相器相当于具有极高的增益，输入信号与输出信号可严格同步，其最大锁定范围与输入信号波形的占空比无关，而且使用它对环路捕捉范围与低通滤波器的RC时间常数无关，一般可以达到锁定范围等于捕捉范围。可见，应用CD4046的鉴相器PD，可保证锁相环输出与输入信号相位差为零。所以本系统采用PD。 图 3.5 CD4046引脚图当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V 18V），输入阻抗高(约100M)，动态功耗小，在中心频率f0为10kHz下功耗仅为600W，属微功耗器件。图3.5是CD4046的引脚排列，采用 16 脚双列直插式，各引脚功能如下：1脚为相位输出端，环路人锁时为高电平，环路失锁时为低电平。2脚相位比较器的输出端。3脚比较信号输入端。4脚压控振荡器输出端。5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。6、7脚外接振荡电容。8、16脚电源的负端和正端。9脚压控振荡器的控制端。10脚解调输出端，用于FM解调。11, 12脚外接振荡电阻。13脚相位比较器的输出端。14脚信号输入端。15脚内部独立的齐纳稳压管负极。 图 3.6 CD4046 内部电原理框图如图3.6所示是CD4046 内部电原理框图，主要由相位比较、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。比较器采用异或门结构，当两个输人端信号 Ui、Uo的电平状态相异时（即一个高电平，一个为低电平），输出端信号U为高电平；反之，Ui、Uo电平状态相同时（即两个均为高，或均为低电平）， U输出为低电平。当Ui、Uo的相位差在0-180范围内变化时，U的脉冲宽度m亦随之改变，即占空比亦在改变。从比较器的输入和输出信号的波形可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信号之间的中心频率保持90相移。从图中还可知，fout不一定是对称波形。对相位比较器，它要求Ui、Uo的占空比均为50（即方波），这样才能使锁定范围为最大。图3.7相位比较器是一个由信号的上升沿控制的数字存储网络。它对输入信号占空比的要求不高，允许输入非对称波形，它具有很宽的捕捉频率范围，而且不会锁定在输入信号的谐波。它提供数字误差信号和锁定信号（相位脉冲）两种输出，当达到锁定时，在相位比较器的两个输人信号之间保持0相移。 对相位比较器而言，当14脚的输入信号比3脚的比较信号频率低时，输出为逻辑“0”；反之则输出逻辑“1”。如果两信号的频率相同而相位不同，当输人信号的相位滞后于比较信号时，相位比较器输出的为正脉冲，当相位超前时则输出为负脉冲。在这两种情况下，从1脚都有与上述正、负脉冲宽度相同的负脉冲产生。从相位比较器输出的正、负脉冲的宽度均等于两个输入脉冲上升沿之间的相位差。而当两个输入脉冲的频率和相位均相同时，相位比较器的输出为高阻态，则1 脚输出高电平。上述波形如图3.7所示。由此可见，从1脚输出信号是负脉冲还是固定高电平就可以判断两个输入信号的情况了。图 3.7 CD4046的输入输出波形CD4046 锁相环采用的是RC型压控振荡器，必须外接电容C1和电阻R1作为充放电元件。当PLL对跟踪的输入信号的频率宽度有要求时还需要外接电阻R2。由于 VCO是一个电流控制振荡器，对定时电容C1的充电电流与从9脚输入的控制电压成正比，使VCO的振荡频率亦正比于该控制电压。当VCO控制电压为0时，其输出频率最低；当输入控制电压等于电源电压VDD时，输出频率则线性地增大到最高输出频率。VCO振荡频率的范围由R1、R2和C1决定。由于它的充电和放电都由同一个电容C1完成，故它的输出波形是对称方波。一般规定CD4046的最高频率为1。2MHz(VDD=15V），若VDD15V，则fmax要降低一些。 CD4046 内部还有线性放大器和整形电路，可将14脚输入的100mV左右的微弱输入信号变成方波或脉冲信号送至两相位比较器。源跟踪器是增益为1的放大器，VCO 的输出电压经源跟踪器至10脚作FM解调用。齐纳二极管可单独使用，其稳压值为5V，若与TTL电路匹配时，可用作辅助电源。综上所述，CD4046工作原理如下：输入信号 Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器、的输入端，图3开关K拨至2脚，则比较器将从3脚输入的比较信号Uo与输入信号 Ui作相位比较，从相位比较器输出的误差电压U则反映出两者的相位差。U经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9 脚，调整VCO的振荡频率f2，使f2迅速逼近信号频率f1。VCO的输出又经除法器再进入相位比较器，继续与Ui进行相位比较，最后使得f2f1，两者的相位差为一定值，实现了相位锁定。若开关K拨至13脚，则相位比较器工作，过程与上述相同，不再赘述。3.5分频器(64分频)3.5.1 74161简介及功能74161 是模 2 4 （四位二进制）同步计数器，具有计数、保持、预置、清 0 功能。它由四个 JK 触发器和一些控制门组成，其中 CP 是计数输入脉冲，上升沿有效； Q 0 Q 3 是计数输出端， Q 3 为最高位； CO 是进位信号输出端； D 0 D 3 为预置数并行输入端； CT T 和 CT P 是工作状态控制端。 表 3.2 74161 的功能表 输 入 输 出 动作 CT P CT T CP 0 0 0 0 0 异步清零 1 0 D 3 D 2 D 1 D 0 同步置数 1 1 1 1 递增计数 1 1 0 保持 1 1 0 保持 表 3.2 是 74161 的功能表。从表中可以看出， TTL 集成同步 4 位二进制递增计数器 74161 具有以下逻辑功能： 1) 异步清零功能。 是异步清零端，低电平有效，只要 =0 时，立即有 =0000 ，与 CP 无关，计数器都将清零。 2) 同步并行置数功能。 是置数控制端，低电平有效，当 =l ， CT/ =0 的同时，在 CP 的上升沿到达时，此时无论其他输入端为何信号，都将使并行数据 D 0 D 3 置入计数器，使 =D 3 D 2 D 1 D 0 ，完成并行置数动作。 此功能受控于 CP 的上升沿，只有当 CP 的上升沿到达时，才能完成置数功能；如果没有 CP 的上升沿到达，即使当 =1 ， =0 ，也不能完成并行置数动作。所以此功能称为同步并行置数功能。 3) 4 位同步递增计数功能。当 = =1 时， =1 或 =1 ，则计数器按照自然二进制数的递增顺序对 CP 的上升沿进行计数。当计数状态达到 1111 时，产生进位信号 CO=1 。 4) 保持功能。当 = =1 时，若 =1 ，计数器将保持原来的状态不变。而此时的进位信号 CO 有两种状态： =0 时， CO=0 ； =1 时， CO= 。3.5.2 用2个74161组成64进制的计数器1个74161计数器最多可以完成16进制的计数,要完成64进制的计数(64分频),需要2个74161构成.如图3.8为74161异步清零所构成的64分频逻辑电路图: 图 3.8 74161异步清零所构成的64分频逻辑电路图图中工作原理:74161(1)为低位片,其从0000状态开始计数,当输入第15个脉冲上升沿时,QdQcQbQa=1111,向高位片74161(2)进位.片1由1111变为0000状态,它的进位信号也变成0,是片2停止计数.当第64个脉冲来到时,两片的状态为01000000,此时使片1和片2同时清零.达到64分频的目的。 5.系统调试,功能及参数选择5.1调试电路图图5.1 调试电路图5.2 锁相环电路设计的参数设置 （1）运算加法放大器采用UA407，其参数见上3.2 （2）比较器采用LM392. （3）CD4046 外接电阻采用3WATTOR1,电容采用AUDIO1U5.2 工作状态检测 图5.2图 12 锁定状态下的波形图 13图14在锁定状态如图5.2所示，fout与fin具有稳定的相位关系， fout对fin抽样应全部为0或1，这样不会激发振荡器振荡，从而lock将输出低电平；而失锁状态时如图5.3所示，fout与fin出现相位之间的滑动，抽样时就不会出现长时间的0或1，单稳态振荡器振荡，使lock输出高电平。锁相环的锁定状态保持时间的认定，可以通过设置振荡器的性能。在设计中，要采用片外元件来进行单稳定时，是很麻烦的，而且也不利于集成和代码移植。单稳态振荡器的实现也可以在ISIS内实现，利用计数器的方法可以设计全数字化的上升、下降沿双向触发的可重触发单稳态振荡器。 图5.3 失锁定状态下的波形6.设计总结锁相环电路设计的目的是实现无相位误差或频率误差的输入。通过锁相环的设计,实现了频率和相位的无误差的跟踪。在设计过程中,它考察的基本知识点比较丰富,包括电力方面的基本知识，比如模拟电子技术，数字电子技术，模拟部分有运放器的原理及应用,掌握虚短,虚断的真正含义,并掌握本设计中运放器的选择。令一个就是比较器的原理.正弦波经半