超大规模集成电路设计专用语言

TJU ASICCenter ArnoldShi 1 超大规模集成电路设计专用语言 天津大学电子科学与技术系史再峰shizaifeng TJU ASICCenter verilog2010秋 2 课程介绍 课程名称 超大规模集成电路设计专用语言上课时间 14 19周 星期一18 30 20 05PM授课地点 西阶202实验方式 个人或分组上机实习成绩评定 平时成绩X20 考试成绩X80 联系方式 shizaifeng 课程BLOG TJU ASICCenter verilog2010秋 3 平时成绩 出勤情况 实验报告 课后作业 TOTAL TJU ASICCenter verilog2010秋 4 参考教材 Verilog数字系统设计教程 第2版 作者 夏宇闻编出版社 北京航空航天大学出版社出版日期 2008 6ISBN 978 81124 309 3定价 40 00元 TJU ASICCenter verilog2010秋 5 参考资料 一 参考资料 AVerilogHDLPrimer secondEdition 徐振林等 机械工业出版社ISBN 7 111 07890 X TJU ASICCenter verilog2010秋 6 参考资料 二 北京航空航天大学出版社 夏宇闻编著ISBN7 81012 808 6 TN 030 TJU ASICCenter verilog2010秋 7 课程目标 了解集成电路设计的一般方法和流程掌握VerilogHDL语言的语法知识学会从多个层次对数字系统进行建模和仿真 Simulation 学会使用建模和仿真用的EDA工具培养学习集成电路设计相关知识的兴趣承担起中华民族伟大复兴的神圣使命 为大力发展中国集成电路产业贡献力量 TJU ASICCenter verilog2010秋 8 学习方式 课堂讲授 专心听讲课后自学 勤于练习 遵德性而道问学致广大而尽精微极高明而道中庸 TJU ASICCenter ArnoldShi 9 第一讲绪论 TJU ASICCenter verilog2010秋 10 集成电路发展及ASIC设计流程 石器时期 铜器时期 铁器时期 硅器时期 公元1960 公元前6500 前3000 公元前3000 前1200 公元前1200 后1900 TJU ASICCenter verilog2010秋 11 集成电路产业结构 设计 制造 封装 测试 需求 应用 设计业是IC与整机的结合部 TJU ASICCenter verilog2010秋 12 第一个晶体管 世界上第一个晶体管是1947年由肖克利和他的两助手布拉顿 巴丁在贝尔实验室工作时发明的 为此 肖克利三人于1956年获得诺贝尔物理学奖 用晶体管代替电子管制造电脑 在电脑史上是一次突破性技术飞跃 1954年 贝尔实验室使用800支晶体管组装成功人类有史以来第一台晶体管计算机TRADIC TJU ASICCenter verilog2010秋 13 天才八叛逆 以诺依斯 N Noyce 莫尔 G Moore 为首的八位青年科学家 陆续加盟肖克利实验室 肖克利慧眼识英才 青年人也都由衷地感到 今后要与肖克利一起 去改写人类电子世纪的历史 然而 由于不善经营管理和难以与人相处 这个科学天才的八位杰出弟子最终弃他而去 成为硅谷历史上著名的 八叛逆 TraitorousEight 不过 肖克利本人后来也改口把他们称为 八个天才的叛逆 TJU ASICCenter verilog2010秋 14 第一个集成电路 有极少数人凭借他们的智慧和专业领域的成就改变了这个世界 杰克 基尔比就是其中之一 德州仪器公司 TJU ASICCenter verilog2010秋 15 摩尔定律 摩尔定律是指 IC上可容纳的晶体管数目 约每隔18个月便会增加一倍 性能也将提升一倍 半导体芯片的集成度每三年会提高四倍 加工特征尺寸则缩小二倍 TJU ASICCenter verilog2010秋 16 集成电路设计业的形成和发展历程 40年经历了 电路集成到系统集成 的过程 ULSI 甚大规模集成电路 SSI 小规模集成电路 SOB 板上系统 SOC 片上系统 TJU ASICCenter verilog2010秋 17 TJU ASICCenter verilog2010秋 18 INTEL4004的集成电路 TJU ASICCenter verilog2010秋 19 8008的集成电路 TJU ASICCenter verilog2010秋 20 INTEL80286的集成电路 TJU ASICCenter verilog2010秋 21 INTEL80386的集成电路 TJU ASICCenter verilog2010秋 22 80486时代 TJU ASICCenter verilog2010秋 23 Pentium PentiumPro TJU ASICCenter verilog2010秋 24 超大规模集成电路PII的内核 TJU ASICCenter verilog2010秋 25 Celeron 赛扬 处理器 Celeron处理器的二级缓存设定为只有PentiumII的一半 也就是128KB TJU ASICCenter verilog2010秋 26 超大规模集成电路PIII的核 TJU ASICCenter verilog2010秋 27 超大规模集成电路PIV的核 TJU ASICCenter verilog2010秋 28 Itanium 安腾 处理器标志64位元时代来临 TJU ASICCenter verilog2010秋 29 45nm四核Core2QuadQ9650 3 0GHz时钟频率 NL则代表2x6MB共12MB的二级缓存容量 Yorkfield内核四核心处理器拥有8 2亿个晶体管 这比Kentsfield内核的5 82亿个晶体管足足多出了2 38亿个之多 其中 50 的二级缓存容量增长约占据了1 92亿个晶体管 而余下的部分则分别由新增的SSE4多媒体指令运算单元以及微架构的改良部分所占据 TJU ASICCenter verilog2010秋 30 酷睿i3 代号为Clarkdale的入门至主流级双核心产品 将进一步集成3D显示核心 曾经占整体PC市场7成份额的集成芯片组将会成为历史 Westmere系列的32nm处理器于2009年第四季末量产 TJU ASICCenter verilog2010秋 31 中国的龙芯 TJU ASICCenter verilog2010秋 32 集成电路产业对经济发展的战略作用 集成电路是信息产业乃至整个经济的基石 国家发展经济 应优先发展集成电路产业 增长率 集成电路产业 信息产业 GDP 集成电路的战略性地位是由其本质决定的 社会信息化的程度取决于对信息的掌握 处理能力和应用程度 而集成电路正是集信息处理 存储 传输于一个小小的芯片中 TJU ASICCenter verilog2010秋 33 2012 2015年左右 TJU ASICCenter verilog2010秋 34 世界集成电路技术发展现状设计 世界集成电路加工工艺水平为0 09微米 正在向0 065 0 045 0 032微米 18英寸加工工艺过渡 Low k 铜互连 系统芯片 System on Chip 正在成为集成电路产品的主流 超大规模集成电路IP复用 IPReuse 和硬软件协同设计水平日益提高 集成电路设计 制造业 封装业三业并举 相对游离设计能力滞后于制造工艺 设计工具落后于设计水平 TJU ASICCenter verilog2010秋 35 集成电路的设计流程 1 TJU ASICCenter verilog2010秋 36 集成电路的设计流程 2 TJU ASICCenter verilog2010秋 37 硬件描述语言 2 VerilogHDL语言具有 设计的行为特性 设计的数据流特性 设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制 所有这些都使用同一种建模语言 TJU ASICCenter verilog2010秋 38 1981年GatewayAutomation硬件描述语言公司成立 1983年该公司发布 VerilogHDL 及其仿真器 1985年推出改进产品VerilogHDL XL 1983 1987年VerilogHDL可以描述硬件和测试激励的行为结构 Verilog XL较快 特别在门级 并能处理万门以上的设计 Verilog XL仿真器是解释型的 便于设计者交互地调试硬件描述 便于发现设计中出现的问题 1987年Synonsys公司开始使用Verilog行为语言作为它综合工具的输入 1989年12月Cadence公司并购了Gateway公司 VerilogHDL的历史 1 TJU ASICCenter verilog2010秋 39 1990年初Cadence公司把VerilogHDL和Verilog XL分成单独产品 发布了VerilogHDL 与VHDL竞争 OpenVerilogInternational OVI 成立 OVI由VerilogHDL的使用者和CAE供应商组成 制定标准 1993年几乎所有ASIC厂商支持VerilogHDL 认为Verilog XL是最好的仿真器 OVI推出2 0版本的VerilogHDL规范 IEEE接收将OVI的Verilog2 0作为IEEE标准的提案 1995年12月 定出VerilogHDL的标准IEEE1364 VerilogHDL的历史 2 TJU ASICCenter verilog2010秋 40 Verilog与VHDL的比较 VHDL VHSICHardwareDescriptionLanguage VHDL于1987年成为IEEE标准 VerilogHDL简单易学 语法比较灵活 VHDL语法严谨 需要较长的时间学会 VerilogHDL在系统抽象方面比VHDL略差 但在门级开关电路描述方面比VHDL强 TJU ASICCenter verilog2010秋 41 VerilogHDL的主要特点 语言简单易学 机器和人都可以阅读 内置了基本逻辑门 如and or nand及nor等 开关级基本结构模型 如pmos nmos 提供了用户定义原语 UDP 可采取三种不同的建模方式 即行为描述方式 数据流方式 结构化方式 同时还可同时采用三种建模方式 可以