2006下学期B卷答卷.doc

杭州电子科技大学学生考试卷 （ B ）卷考试课程EDA技术与VHDL考试日期年 月 日成 绩参考答卷课程号教师号任课教师姓名考生姓名学号（8位）年级专业一、选择题：（20分）1 大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：_D_A. CPLD是基于查找表结构的可编程逻辑器件B. CPLD即是现场可编程逻辑器件的英文简称C. 早期的CPLD是从FPGA的结构扩展而来D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构2 基于VHDL设计的仿真包括有门级时序仿真、行为仿真、功能仿真和前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：_DAB.CD3 IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于固IP的正确描述为：_DA提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路B提供设计的最总产品模型库C以可执行文件的形式提交用户，完成了综合的功能块D都不是4 下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：_BA原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计B原理图输入设计方法一般是一种自底向上的设计方法C原理图输入设计方法无法对电路进行功能描述D原理图输入设计方法不适合进行层次化设计5 在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：_DAPROCESS为一无限循环语句B敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C当前进程中声明的变量不可用于其他进程D进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成6 对于信号和变量的说法，哪一个是不正确的：_AA信号用于作为进程中局部数据存储单元B变量的赋值是立即完成的C信号在整个结构体内的任何地方都能适用D变量和信号的赋值符号不一样7 下列状态机的状态编码，_方式有“输出速度快、难以有效控制非法状态出现”这个特点。AA状态位直接输出型编码B一位热码编码C顺序编码D格雷编码8 VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：_DAIEEE库BVITAL库CSTD库DWORK工作库9 下列4个VHDL标识符中正确的是：_BA10#128#B16#E#E1C74HC124DX_1610下列语句中，不属于并行语句的是：_BA进程语句BCASE语句C元件例化语句DWHENELSE语句二、EDA名词解释（10分）写出下列缩写的中文（或者英文）含义：1. ASIC专用集成电路2. FPGA现场可编程门阵列3. IP知识产权核（软件包）4. JTAG联合测试行动小组5. HDL硬件描述语言第1页 共5页三、VHDL程序填空：（10分）以下程序是一个BCD码表示099计数器的VHDL描述，试补充完整。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt100b isport(clk, rst, en : in std_logic;cq: out std_logic_vector(7 downto 0);- 计数输出cout: out std_logic);- 进位输出end entity cnt100b;architecture bhv of cnt100b isbeginprocess (clk, rst, en)variable cqi : std_logic_vector(7 downto 0);beginif rst = 1 thencqi := (others = 0);- 计数器清零复位elseif clkevent and clk = 1 then- 上升沿判断if en = 1 thenif cqi(3 downto 0) 1001 then- 比较低4位cqi := cqi + 1;- 计数加1elseif cqi(7 downto 4) 0);end if;cqi (3 downto 0) := “0000”;- 低4位清零end if;end if;end if;end if;if cqi = “10011001” then- 判断进位输出cout = 1;elsecout = 0;end if;cq = cqi;end process;end architecture bhv;四、VHDL程序改错：（10分）仔细阅读下列程序，回答问题LIBRARY IEEE;- 1USE IEEE.STD_LOGIC_1164.ALL;- 2ENTITY MOORE1 IS- 3PORT (DATAIN: IN STD_LOGIC_VECTOR(1 DOWNTO 0);- 4CLK, RST: IN STD_LOGIC;- 5Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );- 6END MOORE1;- 7ARCHITECTURE BEHAV OF MOORE1 IS- 8SIGNAL ST_TYPE IS (ST0, ST1, ST2, ST3, ST4);- 9SIGNAL C_ST : ST_TYPE;- 10BEGIN- 11PROCESS (CLK, RST)- 12BEGIN- 13IF RST = 1 THEN C_ST = ST0; Q IF DATAIN = 10 THEN C_ST = ST1;- 17ELSE C_ST = ST0;- 18END IF;Q IF DATAIN = 11 THEN C_ST = ST2;- 20ELSE C_ST = ST1;- 21END IF;Q IF DATAIN = 01 THEN C_ST = ST3;- 23ELSE C_ST = ST0;- 24END IF;Q IF DATAIN = 00 THEN C_ST = ST4;- 26ELSE C_ST = ST2;- 27END IF;Q IF DATAIN = 11 THEN C_ST = ST0;- 29ELSE C_ST = ST3;- 30END IF;Q c_st = st0;第2页 共5页五、阅读下列VHDL程序，画出相应图：（10分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRIS ISPORT (CONTROL : IN STD_LOGIC;INN: IN STD_LOGIC;Q: INOUT STD_LOGIC;Y: OUT STD_LOGIC );END TRIS;ARCHITECTURE ONE OF TRIS ISBEGINPROCESS (CONTROL, INN, Q)BEGINIF (CONTROL = 0) THENY = Q;Q = Z;ELSEQ = INN;Y = Z;END IF;END PROCESS;END ONE;六、写VHDL程序：（20分）1. 试描述一个带进位输入、输出的8位全加器端口：A、B为加数，CIN为进位输入，S为加和，COUT为进位输出LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADDER8 ISPORT (A, B : IN STD_LOGIC_VECTOR (7 DOWNTO 0); CIN : IN STD_LOGIC; COUT : OUT STD_LOGIC; S : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );END ADDER8;ARCHITECTURE ONE OF ADDER8 ISSIGNAL TS : STD_LOGIC_VECTOR (8 DOWNTO 0);BEGINTS = (0 & A) + (0 & B) + CIN;S = TS(7 DOWNTO 0);COUT = TS(8);END ONE;2. 看下面原理图，写出相应VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MYCIR ISPORT (A, CLK : IN STD_LOGIC; C, B : OUT STD_LOGIC );END MYCIR;ARCHITECTURE BEHAV OF MYCIR ISSIGNAL TA : STD_LOGIC;BEGINPROCESS (A, CLK)BEGINIF CLKEVENT AND CLK = 1 THENTA = A;B = TA;C 0);Elsif clkinc = 1 and clkincevent then counter := counter + 1;End if;Wraddr = counter;End process;End one;第4页 共5页4. 根据状态图，试对control进行VHDL描述Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity control isPort (CLK, STATUS: in std_logic;- 时钟信号和AD转换状态信号输入ADDATA: in std_logic_vector (7 downto 0);- 转换数据输入CS, CE, A0, RC, K12_8 : out std_logic;- AD574控制信号ClkInc: out std_logic;- 地址计数器时钟信号rddata : out std_logic_vector (7 downto 0) );- 转换数据输出End control;Architecture behave of control isType sm_state is (s0, s1, s2, s3, s4);Signal c_st, n_st : sm_state;Signal lock : std_logic;Signal regdata : std_logic_vector(7 downto 0);BeginK12_8 = 0;A0 = 1;Process (clk)If clkevent and clk = 1 then c_st n_st = s1; rc = 1; ce = 0; cs = 1; lock n_st = s2; rc = 0; ce = 1; cs = 0; lock if status = 0 then n_st = s3; else n_st = s2;Rc = 1; ce = 1 cs = 0; lock n_st = s4; rc = 1; ce = 1; cs = 0; lock n_st = s0; rc = 1; ce = 1; cs = 0; lock n_st = s0;End case;End process;Process (lock)BeginIf lockevent and lock = 1 thenRegdata = addata;Clkinc = 1;ElseClkinc = 0;End if;End process;Rddata clkinc, cntclr = cntclr, wraddr = wraddr);U2 : control po