基于FPGA的数字信源设计

课程设计(论文)说明书题 目： 基于FPGA的数字信源设计 院 （系）： 信息与通信学院 专 业： 学生姓名： 学 号： 指导教师： 职 称： 讲 师 2011年 12 月1 日摘 要 设计一个基于FPGA的数字信源，首先简要介绍了单极性非归零码、双极性非归零码、单极性归零码、双极性归零码，然后根据码型转换原理设计发生器模块。由于EDA技术可以简化电路，集成多块芯片，减小电路体积，所以程序采用Verilog硬件描述语言进行描述，并用quartus II软件仿真实现所有功能，最后将功能集成到FPGA上，并设计电路、制作实物，产生的基带码稳定、可靠，可满足不同数字基带系统传输需要。关键词：数字信源；数字基带码；EDA；Verilog；FPGAAbstract FPGA-based design a letter-number generator with, first of all we briefly introduce unipolar NRZ code, bipolar NRZ, Unipolar zero yards code, bipolar zero yards code, differential code , alternating polarity code, phase code, code-reversal, and third-order high-density bipolar codes etc. Then we design generator module under the code-conversion design principles. As EDA technology can make circuit simple, integrate multiple chips, reduce the size of circuits, so we take advantage of VHDL to describe it and use quartus II software to simulate .Finally we integrate all the fetures into the FPGA, and design circuit to generate stable and reliable base-band code to meet the different base-band digital transmission system needs.Key words：Digital signal source；digital base-band code; EDA; Verilog; FPGA目 录引言11 理论分析21.1 数字基带信号的码型设计原则21.2 非归零码(NRZ码)21.2.1 单极性21.2.2 双极性21.3 归零码(RZ码)21.3.1 单极性31.3.2 双极性31.4 总体组成框图32 数字信源的硬件与软件设计52.1 码元产生电路的设计52.2 CPLD最小系统的设计52.3 基带信号产生电路的设计62.4系统软件设计83 电路板的制作与调试113.1 电路板的制作113.2 电路板的调试124 总结14谢辞15参考文献16引 言 FPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。 现场可编程门阵列（FPGA）是可编程器件。与传统逻辑电路和门阵列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的结构，FPGA利用小型查找表（161RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，FPGA允许无限次的编程. 数字基带信号， 是信源发出的、未经调制或频谱变换、直接在有效频带与信号频谱相对应的信道上传输的数字信号，是消息代码的电波形，是用不同的电平或脉冲来表示相应的消息代码。数字基带信号的类型很多，常见的有矩形脉冲，三角波、高斯脉冲和升余弦脉冲等。最常用的是矩形脉冲，因为矩形脉冲易于形成和变换。 数字基带信号是数字信息的一种表现形式，被用于数字基带传输系统。可以用不同电压或电流的代码来表示基带码。不同形式的基带码具有不同的频谱结构，合理地设计基带码是基带传输首先要考虑的问题。1 理论分析1.1 数字基带信号的码型设计原则 （1）对于传输频率很低的信道来说，线路传输码型的频谱中应不含直流分量。（2）可以从基带信号中提取位定时信号。在基带传输系统中，需要从基带信号上提取位定时信息，这就要求编码功率谱中具有位定时线谱。（3）要求基带编码具有内在检错能力。（4）码型变换过程应具有透明性，即与信源的统计特性无关。（5）尽量减少基带信号频谱中的高频分量。这样可以节省传输频带，提高信道的频谱利用率，还可以减少串扰。1.2 非归零码(NRZ码) 非归零码分为两种，即单极性和双极性。1.2.1单极性 这种传输码的零电平与正电平(或负电平)分别对应于二进制代码中的“0”码与“1”码。他的特点是：脉冲极性单一，有直流分量;脉冲波的占空比为100%，即一个脉冲持续的时间等于一个码元的宽度，在整个码元期间电平保持不变。该码经常在近距离传输时被采用。图1-1 单极性非归零码1.2.2 双极性 这种传输码的正、负电平分别对应于二进制代码中的“1”码与“0”码。从信号的一般统计规律看，由于“1”码与“0”码出现的概率相等，所以这种传输码的平均电平为零，即无直流分量。这样在接收端恢复信号时，其判决电平可取为0V，因而可消除因信道对直流电平的衰减而带来判决电平变化的影响。这种传输码还有抗干扰能力强的特点。该码常在CCITT的V系列接口标准或RS232C接口标准中使用。图1-2 双极性非归零码1.3 归零码(RZ码) 归零码也分为两种，即单极性和双极性。1.3.1 单极性 与单极性非归零码不同，发送“1”时在整个码元期间高电平只持续一段时间，在码元的其余时间内则返回到零电平，即此方式中，在传送“1”码时发送一个宽度小于码元持续时间的归零脉冲；传送“0”码时不发送脉冲。其特征是所用脉冲宽度比码元宽度窄。主要优点是可以直接提取同步信号。单极性归零码脉冲间隔明显，有利于减小码元间的波形干扰和提取同步时钟信息，但由于脉宽窄，码元能量小，匹配接收时的输出信噪比要比NRZ码低。图1-3 单极性归零码1.3.2 双极性 这种传输码与单极性归零码相似，都是脉冲的持续时间小于码元宽度，并且都是在码元时间内回到零值。与单极性归零码不同的是，“1”码与“0”码分别是用正、负两种电平来表示。由于相邻脉冲之间必有零电平区域存在，因此，在接收端根据接收波形归于零电平便知道1b的信息已接收完毕，以便准备下一比特信息的接收。正负脉冲的前沿起了启动信号的作用，后沿起了终止信号的作用，有利于接收端提取定时信号。因此可以保持正确的比特同步，即收发之间无需特别定时，且各符号独立地构成起止方式。此方式也叫做自同步方式。图1-4 双极性归零码1.4 总体组成框图 此次的数字通信信源课程设计的设计步骤主要涉及到码元的产生与输出。码元的产生主要用拨码开关进行实现，通过对开关的开关状态的设定，产生不同的码元. 本系统产生NRZ信号为集中插入帧同步码时分复用信号,信号码速率为256KB, 按实际要求,帧结构如图2.2所示,帧长为32位,其中首位无定义,第2位到第8位是帧同步码(7 位巴克码1110010) ,另外24位为3路数据信号,每路8位。 对于码元的输出主要设计到FPGA或单片机进行设计，其方案如下：方案一：利用FPGA我们可以对晶振产生的频率进行分频的设计，这次的分频主要用EPM7128进行实现。为了实现信源长度为32位，发出信号前8位为群同步码，后24位为数字信源，信源速率为256bit/s的码形，我们可以将输出频率分别分频为128Hz、64Hz、32Hz、16Hz、8Hz的方波。其原理方框图的如图1-5所示。EPM 7128并 行 码 产 生 器八选一八选一八选一八选一四 选 一图1-5 数字通信信源原理方框图方案二：利用单片机我们可以对晶振产生的频率进行分频的设计，这次的分频主要用89C52进行实现。同样为了实现信源长度为32位，发出信号前8位为群同步码，后24位为数字信源，信源速率为256bit/s的码形，我们可以将P1.0,P1.1,P1.2的输出频率分别设为128Hz、64Hz、32Hz，将P2.0,P2.1的频率分别设为16Hz、8Hz，其中P1口用于控制74LS151八位数据选择器，P2口用于控制四位数据选择器，这样就可以实现32为码元的输出，并且信源速率为256bit/s。其原理方框图1-6所示：89C52并 行 码 产 生 器八选一八选一八选一八选一四 选 一图1-6 数字通信信源原理方框图由上述所示的两种方案，其原理近乎相同，但是当我们的分频设计的软件实现时，可以看出用方案一通过运用quartus II等软件进行EDA仿真设计能较好的实现，程序的编辑较方案二简单且实用性强，因此在这次的设计中我选择用方案一进行码元的输出。2数字信源的硬件与软件的设计2.1 码元产生电路的设计这次课程设计中的数字通信信源的结构可以分为三个部分，分别为数字信号的产生和数字信号的输出。数字信号的产生需要用到4个拨码开关、4个10K欧姆的排阻和四个数据选择器。我们通过改变拨码开关的状态，可以任意设定我们想要输出的信号，在proteus中的编辑图如下图1-7所示： 图1-7 信号的产生 2.2 CPLD最小系统的设计2.2.1最小系统时钟信号的产生 本模块由U2为主的晶体振荡电路产生4096kHz方波信号，然后经二分频后产生2048kHZ方波信号。再经二分频后，得到1024kHZ方波信号再经4位二进制计数器）产生256kHZ时钟信号。 图2-1 时钟信号输出电路 2.2.2 CPLD最小系统原理图 图2-2 CPLD最小系统原理图2.3 基带信号产生电路的设计2.3.1单、双极性非归零码的产生 该部分电路由U1三路三选一模拟开关组成： 表1 三选模拟开关功能表输入输出输入输出输入输出 无 无无 其中，为256kHZ时钟信号；B=C为合路信号；X0，X+1；Y0，Y1；Z=-1，Z=+1。X为时钟信号输出，Y为单极性非归零码信号输出，Z为双极性非归零码信号输出。 通过上述的原理，用DXP09电路设计软件画出原理图。 图2-3 单、双极性非归零码的产生 2.2.2 单、双极性非归零码的产生 该部分电路由U2双4选1模拟开关组成。其功能表如表2所示。 表2 双选模拟开关功能表输 入 导 通 通 道 ，无 该模块中选X0，X-1，X0，X+1；YYY0，Y+1，INH0。B为合路码，A为256kHZ时钟信号。X为双极性归零码信号输出，Y为单极性归零码信号输出。 通过上述的原理，用DXP09电路设计软件画出原理图。 图2-4 单、双极性归零码的产生2.4 系统软件设计1、 八选一数据选择器 本模块中的U15、U16、U17、U18由选数据选择器组成。A、B、C按二进制译码，从8个数据（D0D7）中选取1个所需的数据。只有在选通端为低电平时才可选择数据。D0D7中的“1”或“0”可由U20、U21、U22、U23四路八位选择开关人工置定。A、B、C数据分别由分频器出Q1（128kHz）、Q2（64kHZ）、Q3（32kHZ）方波信号。具体程序：module selector_8_1(A,B,C,D0,D1,D2,D3,D4,D5,D6,D7,Y);input A,B,C,D0,D1,D2,D3,D4,D5,D6,D7;output Y;reg Y;always(A,B,C)begincase(C,B,A)3b000:begin Y=D0; end3b001:begin Y=D1; end3b010:begin Y=D2; end3b011:begin Y=D3; end3b100:begin Y=D4; end3b101:begin Y=D5; end3b110:begin Y=D6; end3b111:begin Y=D7; enddefault begin Y=1b0;endendcaseendendmodule 生成模块： 2、合路器 该合路器由U1分频出的32kHZ方波信号timing_1、timing_2、timing_3、timing_4经倒相后，依次控制与门使之依次开关。这样就依次选通第1、2、3、4路码，并合路成一路串行码。程序： module timing_sequence( clk, timing_1, timing_2, timing_3, timing_4 );input clk;output timing_1,timing_2,timing_3,timing_4;reg 1:0 count;initialbegincount=2b00;end/the countalways(posedge clk)begincount=count+1b1;end/2-4 decodeassign timing_1=(count=2b00)? 1b1:1b0;assign timing_2=(count=2b01)? 1b1:1b0;assign timing_3=(count=2b10)? 1b1:1b0;assign timing_4=(count=2b11)? 1b1:1b0;endmodule 生成模块： 3、 分频器 该合路器经二、四、八分频分频出的128kHZ、64kHZ、32kHZ方波信号经送U1合路器。程序：module count_8( clk, Q0, Q1, Q2 );input clk;output Q0,Q1,Q2;reg 2:0 count;initial begincount=0;endalways(posedge clk)begincount=count+1b1;endassign Q0=count0;assign Q1=count1;assign Q2=count2;endmodule 生成模块： 使用quartus II软件， 经综合编译连线得到软件的总体原理图如下 图2-5 软件的总体原理图3 电路板的制作与调试3.1 电路板的制作 图3-1 码元产生电路PCB图 图3-2 CPLD最小系统PCB图 图3-3 基带信号产生电路PCB图 经过画图、腐蚀、焊接等步骤，制作出的电路系统如下图： 图3-4 数字信源3.2 电路板的调试3.2.1 硬件调试分别拨动四个拨动开关，使输出32位码元为01110010 10000000 10000000 10110001，通过示波器观察得到的波形图如下： 图3-5 单极性非归零码 图3-6 双极性非归零码 图3-7 单极性归零码 图3-8 双极性归零码4 总结本文对单极性非归零码、双极性非归零码、单极性归零码、双极性归零码这四种基带码作了简单的介绍，在了解其编码规则的同时，使用Verilog语言编程，实现输入16位2进制数，就有8种基带码输出，同时输出的数据携带7位巴克码，以及帧同步信号和位同步信号，并设计电源电路、时钟信号输出电路以