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文档简介

可变程逻辑器件总复习 巩固知识要点使知识活起来 以上机 习题 课堂练习为核心 第一章概述 概念 EDA ASIC CPLD FPGA SOC SOPC IPCORE EDA ElectronicDesignAutomation电子设计自动化 ASIC ApplicaionSpecificIntegratedCircuit专用集成电路 CPLD ComplexProgrammableLogicDevice 复杂可编程逻辑器件FPGA FiledProgrammableGateArray 现场可编程门阵列VHDL Very High SpeedIntegratedCircuitHardwareDescriptionLanguage SOC SystemonChip 片上系统 SOPC SystemonProgrammableChip 可编程片上系统IPCORE IntellectualPropertyCore 知识产权核 第二章EDA设计流程及其工具 要点 设计流程 大规模可编程逻辑器件的设计流程 p16 1 设计输入 DesignEntry 2 设计实现 从设计输入到熔丝图文件的编译过程 优化 Optimization 化简逻辑 并把逻辑描述转换成最适合在器件中实现的形式 合并 Merging 把模块化设计产生的多个文件合并为一个网络表文件 映射 Mapping 把设计划分为若干逻辑小块 以便适合用器件内部资源实现 布局 Placement 将已分割的逻辑小块放到器件内部逻辑资源的具体位置 并使他们之间的连线最少 布线 Routing 利用器件的布线资源完成各功能模块之间和反馈信号的连接 生成编程数据文件 熔丝图JEDEC文件 对设计文件编译 生成可供器件编程使用的数据文件 3 器件编程 将编程数据文件下载到具体的ispPLD器件中 对在系统可编程器件的编程不需要编程器 4 设计校验 功能仿真 验证逻辑功能 时序仿真 验证器件内部各逻辑模块之间的时序 定时关系 器件测试 运用边界扫描测试技术 对编程后的器件进行测试 IP核从技术层面上可分为软核 固核 硬核三种 IP核分类 特征P29 习题 P29 2 1 第三章FPGA CPLD结构与应用 概念 PLD PROM LUT 在系统可编程技术 边界扫描测试技术 JTAG标准 菊花链 PLD ProgrammableLogicDevice 可编程逻辑器件PROM ProgrammableReadOnlyMemory 可编程只读存储器LUT LookUpTable 查找表JTAG JointTestActionGroup 联合测试小组 可编程逻辑器件 PLD 的分类 知识要点 P31 四种PLD的结构特点 熔丝 EEROM 基于乘积项的CPLD结构 MAX7000的MAX7128S 五块结构 逻辑阵列块LAB 宏单元 Marocell 扩展乘积项 可编程连线阵列 PIA I O控制块 FPGA 基于LUT查找表 掉电失数据 要动态配置 CPLD与FPGA比较 边界扫描测试技术P50 旧54 JTAG JointTestActionGroup 是1985年制定的检测PCB和IC芯片的一个标准 1990年被修改后成为IEEE的一个标准 即IEEE1149 1 1990 通过这个标准 可对具有JTAG口芯片的硬件电路进行边界扫描和故障检测 在系统可编程技术 工程师可以在电路板上直接对此类器件进行编程或再编程 有效缩短产品上市周期 降低生产成本 编程技术分类 1 对于基于乘积项 Product Term 技术 EEPROM 或Flash 工艺的CPLD 厂家提供编程电缆 电缆一端装在计算机的并行打印口上 另一端接在PCB板上的一个十芯插头 CPLD芯片有四个管脚 编程脚 与插头相连 用电缆对芯片上的EEROM或FLASHMEMORY编程 2 对于基于查找表技术 Look Uptable 技术 SRAM工艺的FPGA 由于SRAM工艺的特点 掉电后数据会消失 因此调试期间可以用下载电缆配置PLD器件 调试完成后 需要将数据固化在一个专用的EEPROM中 用通用编程器烧写 上电时 由这片配置EEPROM先对PLD加载数据 十几个毫秒后 PLD即可正常工作 亦可由CPU配置PLD 但SRAM工艺的PLD一般不可以加密 3 还有一种反熔丝 Anti fuse 技术的FPGA 属于一次性编程技术 FPGA的配置方式 使用PC平行口使用EPROM FLASHROM或专用配置器件使用单片机 习题 P68 3 2 3 3 3 5 第四章VHDL简介 库 LIBRARY 设计库 IEEE库 预定义库 隐含打开 STD库 STANDARD 隐含说明 TEXTIO 用UES说明 WORK库 资源库 用LIBRARY 其它库 STD LOGIC 1164STD LOGIC ARITHSTD LOGIC UNSIGNEDNUMERIC STDNUMERIC BITMATH REALMATH COMPLEXVITAL TIMINGVITAL PRIMITIVE VHDL常用资源库中的程序包 1 STANDARDD程序包2 TEXTIO程序包3 STD LOGIC 1164程序包4 NUMERIC STD和NUMERIC BIT程序包5 VITAL TIMING和VITAL PRIMITIVE程序包6 MATH REAL和MATH COMPLEX程序包 STD IEEE 数据对象和类型 1 对象常量 CONSTANT 变量 VARIABLE 信号 SIGNAL 文件 FILE 1 常量CONSTANT常量名 数据类型 标达式 例如 CONSTANTVcc REAL 5 0 2 变量VARIABLE变量名 数据类型约束条件 表达式 例 VARIABLEx STD LOGIC 0 VARIABLEa b INTEGER VHDL语言的数据类型 VHDL语言所定义的标准数据类型有10个 整型 INTEGER 实型 REAL 位 BIT 位矢量 BIT VECTOR 布尔量 BOOLEAN 字符 CHARACTER 时间类型 TIME 错误等级 SEVERITYLEVEL 自然数 NATURAL 正整数 POSITIVE 字符串 STRING LIBRARYieee USEieee std logic 1164 ALL ENTITYreg12ISPORT d INSTD LOGIC VECTOR 11DOWNTO0 clk INSTD LOGIC q OUTSTD LOGIC VECTOR 11DOWNTO0 ENDreg12 ARCHITECTUREaOFreg12ISBEGINPROCESSBEGINWAITUNTILclk 1 q d ENDPROCESS ENDa 库 程序包 实体 结构体 配置CONFIGURATION VHDL组成部分 要点 题型和变化 结构体的三种实现方式数据流描述行为描述结构描述 一位全加器的三种描述 libraryieee useieee std logic 1164 all entityFULL ADDisport A inSTD LOGIC B inSTD LOGIC CIN inSTD LOGIC S outSTD LOGIC CO outSTD LOGIC end 行为描述architectureFULL ADD BofFULL ADDisbeginp1 process A B CIN beginif CIN 1 thenS AXNORB CO AXORB elseS AXORB CO AXNORB endif endprocess endFULL ADD B 数据流描述architectureFULL ADD LofFULL ADDisbeginS AXORBXORCIN CO CINANDA OR CINANDB OR AANDB endFULL ADD L 结构描述 例化语句 architectureFULL ADD AofFULL ADDiscomponentand2port enterportdeclarationsherein0 in1 instd logic out0 outstd logic endcomponent componentor3port enterportdeclarationsherein0 in1 in2 instd logic out0 outstd logic endcomponent componentxor2port enterportdeclarationsherein0 in1 instd logic out0 outstd logic endcomponent signalC D E F STD LOGIC beging1 xor2portmap in0 A in1 B out0 C g2 xor2portmap in0 C in1 CIN out0 S u1 and2portmap in0 A in1 B out0 D u2 and2portmap in0 CIN in1 B out0 E u3 and2portmap in0 A in1 CIN out0 F u4 or3portmap in0 D in1 E in2 F out0 CO endFULL ADD A configurationFULL ADD CONofFULL ADDisforFULL ADD Aendfor endFULL ADD CON P140 旧160 行为仿真 功能仿真 题型和变化 图 VHDLVHDL 图改错 习题 P141 5 1 5 2 5 8 5 9 第五章MAXPLUS2及其应用 要点自顶而下 Top Down 层次化的设计方式 设计者从系统总体入手 进行系统的行为或功能的划分 描述和验证 顶层模块 底层模块 四位加法器的层次图 题型 波形图 功能VHDL 波形图 4选1多路开关 Entitytest1isport in1 in2 in3 in4 inbit sel1 sel2 inbit d outbit endtest1 architecturetest1 bodyoftest1isbegind in1whensel1 0 andsel2 0 elsein2whensel1 0 andsel2 1 elsein3whensel1 1 andsel2 0 elsein4 endtest1 body 第六章深入了解VHDL 要点组合逻辑CombinatorialLogic时序逻辑SequentialLogic并行语句ConcurrentStatement顺序语句ProcessStatement 并行语句ConcurrentStatements 分类 1 信号赋值语句SignalAssigments 2 条件赋值语句ConditionalSignalAssigments 3 选择赋值语句SelectedSignalAssigments ConcurrentStatement用来设计组合逻辑combinationallogic 无触发器 如译码器decoders 多路开关multiplexers和加法器addersProcessStatement用来设计组合逻辑combinationallogic 无触发器 时序逻辑Sequentiallogic 触发器 如状态机 StateMachine 计数器Counters 移位寄存器ShiftRegister 控制器Controllers BCD 显示译码器 并行语句描述 SEG 0111111 WHENNUM 0ELSE 0000110 WHENNUM 1ELSE 1011011 WHENNUM 2ELSE 1001111 WHENNUM 3ELSE 1100110 WHENNUM 4ELSE 1101101 WHENNUM 5ELSE 1111101 WHENNUM 6ELSE 0000111 WHENNUM 7ELSE 1111111 WHENNUM 8ELSE 1101111 WHENNUM 9ELSE 1110111 WHENNUM 10ELSE 1111100 WHENNUM 11ELSE 0111001 WHENNUM 12ELSE 1011110 WHENNUM 13ELSE 1111001 WHENNUM 14ELSE 1110001 WHENNUM 15ELSE 0000000 withselselectseg 0111111 when 000 0000110 when 001 1011011 when 010 1001111 when 011 1100110 when 100 1101101 when 101 0000000 whenothers PROCESS描述 Process NUM BegincasenumisWHEN 0000 segseg 0000000 Endcase Endprocess 改错 ENTITYtest1ISPORT clk a b c inbit d e outbit ENDtest1 architecturetest1 bodyoftest1isbeginif clk eventandclk 1 thend aorb andc endtest1 body IsthisOK No SequentialStatementmustbewithinProcessStatement 将文件直接存于根目录 Work为当前文件夹所代表的默认工作目录 不能为根目录 TDF的扩展名 将vhd的扩展文件名错误的写成TDF的扩展名 编译器理解出错 怎样做锁存器Latch Entitytest1isport clk d reset inbit q outbit endtest1 architecturetest1 bodyoftest1isbeginprocess clk d reset beginif reset 1 thenq 0 elsif clk 1 thenq d endif endprocess endtest1 body 触发器 LIBRARYIEEE USEIEEE std logic 1164 all ENTITYtdffISPORT clk d instd logic q outstd logic ENDtdff architecturebehaviourOFtdffISBEGINPROCESSBEGINwaituntilclk 1 q d ENDPROCESS ENDbehaviour Entitytest1isport clk d inbit q outbit endtest1 architecturetest1 bodyoftest1isbeginprocess clk beginif clk 1 thenq d endif endprocess endtest1 body Entitytest1isport clk d inbit q outbit endtest1 architecturetest1 bodyoftest1isbeginprocess clk d beginif clk 1 andclk event thenq d endif endprocess endtest1 body Theyareallthesame DFF D触发器描述 的重要P81 process a1 b1 beginif a1 b1 thenq1 1 elsif a1 b1 thenq 0 endif endprocess process a1 b1 beginif a1 b1 thenq1 1 elseq 0 endif endprocess process a1 b1 beginif a1 b1 thenq1 1 elsif a1 b1 thenq 0 endif endprocess 无ELSE 时序电路 process a1 b1 beginif a1 b1 thenq1 1 elseq 0 endif endprocess 有ELSE 组合电路 Processes中信号赋值的注意事项P120 看下列的代码 那种电路是综合的结果 PROCESS clock BEGINIFrising edge clock THENb a 在clock上升延后 a赋给bc b 在clock上升延后 b赋给cENDIF ENDPROCESS a clock c b a clock OR SignalAssignmentinProcesses P137 在进程中 信号不是被立即更新 而是在预定的时间被更新信号事实上直到执行到ENDPROCESS才被更新所以 前面综合出两个寄存器 c b中的 是原来的状态b Variables 当并行信号赋值不能在process外使用时 可用variable解决问题Variables和signals类似 但只用在PROCESS中 不能在processes间传输信息Variables可以是VHDL中任何数据类型赋给variable的值立即生效用分号结束赋值 如下 c aANDb c Variablesvs Signals 用variable解决前面的问题 PROCESS clock VARIABLEb std logic BEGINIFrising edge clock THENb a 立即赋值生效c b 按预定时间赋值生效ENDIF ENDPROCESS a clock 带有复位和时钟使能的10进制计数器 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC UNSIGNED ALL ENTITYCNT10ISPORT CLK RST EN INSTD LOGIC CQ OUTSTD LOGIC VECTOR 3DOWNTO0 COUT OUTSTD LOGIC ENDCNT10 ARCHITECTUREbehavOFCNT10ISBEGINPROCESS CLK RST EN VARIABLECQI STD LOGIC VECTOR 3DOWNTO0 BEGINIFRST 1 THENCQI OTHERS 0 计数器复位ELSIFCLK EVENTANDCLK 1 THEN 检测时钟上升沿IFEN 1 THEN 检测是否允许计数IFCQI 0 大于9 计数值清零ENDIF ENDIF ENDIF IFCQI 1001 THENCOUT 1 计数大于9 输出进位信号ELSECOUT 0 ENDIF CQ CQI 将计数值向端口输出ENDPROCESS ENDbehav 例6 3 带有并行置位的移位寄存器 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYSHFRTIS 8位右移寄存器PORT CLK LOAD INSTD LOGIC DIN INSTD LOGIC VECTOR 7DOWNTO0 QB OUTSTD LOGIC ENDSHFRT ARCHITECTUREbehavOFSHFRTISBEGINPROCESS CLK LOAD VARIABLEREG8 STD LOGIC VECTOR 7DOWNTO0 BEGINIFCLK EVENTANDCLK 1 THENIFLOAD 1 THEN 装载新数据REG8 DIN ELSEREG8 6DOWNTO0 REG8 7DOWNTO1 ENDIF ENDIF QB REG8 0 ENDPROCESS 输出最低位ENDbehav 状态机分类P175 状态机编码 多种实现方法 自动状态编码计算机对状态进行编码输出由状态寄存器解码可以是组合电路实现的解码器也可以用时序电路实现

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