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状态机设计仿真1、 实验例题设计一个序列检测器电路，检测出串行输入数据data中的二进制序列110，当检测到该序列时，电路输出；没有检测到该序列时，电路输出0，电路的状态图如1所示：图1 电路状态转换图二、实验原理分析由电路的状态图分析，可列出对应的状态转换表，如图2所示：图2 状态转换表从状态转化表分析可得与对应的相同，将图1，图2简化可得：改进的状态转换图 改进的状态转换表三、实验任务：依据图1状态图2表，存在时，用VerilogHDL设计的参考程序如下：module pulse_check(data,clk,rst,out);input data,clk,rst;output out;reg out;reg1:0 CST,NST;parameter1:0 s0=0,s1=1,s2=2,s3=3;always(posedge clk or negedge rst)if (!rst) CST=s0;/复位有效，进入下一个状态else CST=NST;always(CST or data) begin case(CST) s0: if(data=1b1) NST=s1; else NST=s0; s1: if(data=1b1) NST=s2; else NST=s0; s2: if(data=1b0) NST=s3; else NST=s2; s3: if(data=1b0) NST=s0; else NST=s1; default: NST=s0; endcase endalways(CST or data) case(CST) s0:out=1b0; s1:out=1b0; s2: if(data=1b0) out=1b1; else out=1b0; s3:out=1b0; endcaseendmodulerst复位信号（低电平有效），clk状态时钟。四：仿真图形 五、实验总结（1）总结 在时钟上升沿到来时，且保证复位信号rst为1，输入数据110011011110可从图中波形看出，检测到二进制序列110时，电路输出；没有检测到该序列时，电路输出0。通过仿真将序列检测器进行了验证，保证结论的准确性，加深对状态机知识的理解。（2）存在问题。学习FPGA时，只是利用了课堂时间，课下所花时间较少，没有及时将理论与实践结合起来，今后注重对quartusII的应用，在实际中能够
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