实验六 序列信号发生器与序列信号检测器的设计1.doc

实验六、序列信号发生器与序列信号检测器的设计一、实验目的1、掌握序列发生器和检测器的工作原理；2、初步学会用状态机进行数字系统设计。二、实验要求1、基本要求1) 设计一个“10001110”序列发生器；2) 设计一个“10001110”序列的检测器。2、扩展要求1）设计一个序列发生器，将8 位待发生序列数据由外部控制输入进行预置，从而可随时改变输出序列数据。2）将8 位待检测预置数由按键作为外部输入，从而可随时改变检测密码。写出该检测器的VHDL 代码，并进行编译下载测试。3）如果待检测预置数以右移方式进入序列检测器，写出该检测器的VHDL 代码(两进程符号化有限状态机)。三、实验原理1、 序列发生器原理在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，产生序列信号的电路称为序列信号发生器。本实验要求产生一串序列“10001110”。该电路可由计数器与数据选择器构成，其结构图如图61所示，其中的锁存输出的功能是为了消除序列产生时可能出现的毛刺现象：Clock计数器序列产生（数据选择器）锁存输出 图61 序列发生器结构图2、序列检测器的基本工作过程：序列检测器用于检测一组或多组由二进制码组成的脉冲序列信号，在数字通信中有着广泛的应用。当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。状态图如图62所示：图62 序列检测器状态图3、利用状态机设计序列检测器的基本思想在状态连续变化的数字系统设计中，采用状态机的设计思想有利于提高设计效率，增加程序的可读性，减少错误的发生几率。同时，状态机的设计方法也是数字系统中一种最常用的设计方法。一般来说，标准状态机可以分为摩尔（Moore）机和米立（Mealy）机两种。在摩尔机中，其输出仅仅是当前状态值的函数，并且仅在时钟上升沿到来时才发生变化。米立机的输出则是当前状态值、当前输出值和当前输入值的函数。本实验要从一串二进制码中检测出一个已预置的8位二进制码10001110，每增加一位二进制码相当于增加一个状态，再加上一个初始态，用9个状态可以实现。其状态机如图63所示。图63 8位二进制码10001110的检测状态机注意：此图作为参考，检测不同的二进制码其过程不同！四、实验步骤1、建立一个工程项目，路径如：D:20050837sixth，项目名和顶层实体名为serial；2、设计一个“10001110”的序列发生器，并进行编译仿真与下载测试；3、根据图6-3状态转换图设计一个“10001110”的序列检测器。并进行编译仿真与下载测试；五、参考程序1、“10001110”序列发生器LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_ARITH.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY SENQGEN IS PORT(CLK，CLR，CLOCK：IN STD_LOGIC； YOUT：OUT STD_LOGIC)；END SENQGEN；ARCHITECTURE ART OF SENQGEN IS SIGNAL COUNT：STD_LOGIC_VECTOR(2 DOWNTO 0)； SIGNAL Y：STD_LOGIC :=0； BEGINPROCESS(CLK,CLR) BEGIN IF(CLR=1)THEN COUNT=000； ELSIF(CLK=1AND CLKEVENT)THEN COUNTYYYYYYYYY=-； END CASE；END PROCESS；PROCESS(CLOCK，Y)BEGIN -消除毛刺的锁存器 IF(CLOCKEVENT AND CLOCK=1)THEN YOUT=Y； END IF； END PROCESS；END ART；2、“10001110”序列信号检测器的VHDL描述LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY DETECT IS PORT( DIN，RST, CLK：IN STD_LOGIC； Q：OUT STD_LOGICVECTOR(3 DOWNTO 0)；END DETECT；ARCHITECTURE ART OF DETECT ISTYPE STATETYPE IS(ST0，ST1，ST2，ST3，ST4，ST5，ST6，ST7，ST8)；SIGNAL P_STATE: STATETYPEBEGINPROCESS(CLK)BEGINIF RST = 1 THEN P_STATE IF DIN=1 THEN P_STATE=ST1； ELSE P_STATE IF DIN=0 THEN P_STATE=ST2； ELSE P_STATE IF DIN=0THEN P_STATE：=ST3； ELSE P_STATE IF DIN=0THEN P_STATE=ST4； ELSE P_STATE IF DIN=1THEN P_STATE=ST5； ELSE P_STATE IF DIN=1THEN P_STATE=ST6； ELSE P_STATE IF DIN=1THEN P_STATE=ST7； ELSE P_STATE IF DIN=0THEN P_STATE=ST8； ELSE P_STATE IF DIN=1THEN P_STATE=ST1； ELSE P_STATE=ST0； END IF； END CASE；END PROCESS；END IF;Q=1010 WHEN P_STATE=ST8 ELSE 1011;-序列数检测正确，输出“A”-序列数检测错误，输出“B”END ART；序列检测器的另一种描述LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK IS PORT(DIN，CLK，CLR : IN STD_LOGIC; -串行输入数据位/工作时钟/复位信号 AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -检测结果输出END SCHK;ARCHITECTURE behav OF SCHK IS SIGNAL Q : INTEGER RANGE 0 TO 8 ; SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0); -8 位待检测预置数(密码=E5H)BEGIN D = 10001110 ; -8 位待检测预置数 PROCESS( CLK, CLR ) BEGIN IF CLR = 1 THEN Q IF DIN = D(7) THEN Q = 1 ; ELSE Q IF DIN = D(6) THEN Q = 2 ; ELSE Q IF DIN = D(5) THEN Q = 3 ; ELSE Q IF DIN = D(4) THEN Q = 4 ; ELSE Q IF DIN = D(3) THEN Q = 5 ; ELSE Q IF DIN = D(2) THEN Q = 6 ; ELSE Q IF DIN = D(1) THEN Q = 7 ; ELSE Q IF DIN = D(0) THEN Q = 8 ; ELSE Q Q = 0 ; END CASE ; END IF ; END PROCESS ; PROCESS( Q ) -检测结果判断输出 BEGIN IF Q = 8 THEN AB = 1010 ; -序列数检测正确，输出“A” ELSE AB = 1011 ; -序列数检测错误，输出“B” END IF ; END PROCESS ;END behav ;单进程状态机LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MOORE1 IS PORT (DATAIN : IN STD_LOGIC_VECTOR(1 DOWNTO 0); CLK,RST: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END MOORE1;ARCHITECTURE behav OF MOORE1 IS TYPE ST_TYPE IS ( ST0, ST1, ST2, ST3, ST4);SIGNAL C_ST : ST_TYPE;BEGINPROCESS (CLK,RST)BEGINIF RST = 1 THEN C_ST = ST0 ; Q IF DATAIN =10 THEN C_ST = ST1; ELSE C_ST =ST0 ; END IF; Q IF DATAIN =11 THEN C_ST = ST2; ELSE C_ST =ST1 ; END IF; Q IF DATAIN =01 THEN C_ST = ST3; ELSE C_ST =ST0 ; END IF; Q IF DATAIN =00 THEN C_ST = ST4; ELS