基于FPGA的四人电子抢答器.doc

温州大学瓯江学院本科毕业论文毕业设计题 目： 基于FPGA的电子抢答器设计 姓 名： 黄桂琦 系 别： 电子信息工程 年 级： 2009 班 级： 09电子信息工程3-1 指导教师： 邢云凤 II温州大学瓯江学院本科毕业论文- 33 -温州大学瓯江学院本科毕业论文摘 要随着电子技术的发展，现在的抢答器功能越来越强，可靠性和准确性也越来越高。以前的抢答器大部分都是基于传统数字电路组成的。制作过程复杂，而且准确性与可靠性不高，成品面积大，安装、维护困难。由于近年来电子技术发展迅速，逐渐出现用现场可编辑逻辑门阵列（简称FPGA）制作抢答器，使得电子系统的设计者利用EDA软件，就可以独立设计自己的专用集成电路（ASIC）器件。制作过程简单，而且安装、维护简单。本设计是应用Spartan-3E 芯片作为核心，七段LED共阴数码管显示。抢答器可以容纳四组参赛者同时抢答，系统具有清零功能，电子抢答器还具有计分功能和倒计时功能。如果抢答成功，主持人给出倒计时计时允许信号，计时显示器开始30秒倒计时，参赛者满足得分条件，则增加相应的分数，答错不扣分。关键词：FPGA；抢答器；EDA目 录1 绪论- 1 -1.1 前言- 1 -1.2 系统设计要求- 2 -2 电子抢答器总体设计方案- 3 -2.1 系统总体方案设计- 3 -2.2 主控芯片简介- 3 -2.2.1 FPGA的发展与趋势- 3 -2.2.2 FPGA工作原理和基本特点- 4 -2.2.3 FPGA配置模式- 4 -2.3 关于EDA- 5 -2.4.1 关于VHDL- 5 -2.4.2 VHDL主要特点- 6 -3 电子抢答器的系统设计方案和主要模块设计- 8 -3.1 系统具体方案设计- 8 -3.2 主要模块设计- 9 -3.2.1 第一判断电路- 10 -3.2.2 计分电路- 10 -3.2.3 倒计时电路- 11 -3.2.4 显示电路- 11 -3.2.5 位选选择电路- 12 -4电子抢答器系统仿真与分析- 13 -4.1 系统总原理图分析与仿真- 13 -4.2第一抢答判断模块仿真- 14 -4.3 计分电路模块仿真- 14 -4.4 倒计时模块仿真- 15 -4.5 显示电路的仿真- 15 -4.6 位选选择电路仿真- 16 -5 结论- 18 -致谢- 19 -附录 原理图- 21 -附录 元器件清单- 22 -附录 源程序清单- 23 -温州大学瓯江学院本科毕业论文1 绪论1.1 前言抢答环节经常出现在竞赛、文体娱乐等活动中，它能够准确、公正、直观地根据抢答者的指示灯显示、数码显示和警示显示等手段指示出第一抢答者。一般，竞赛抢答器除了第一抢答信号的鉴别和锁存功能，还能对提前抢答进行报警，计算和显示各组竞赛者的比赛得分。为了保证各种智力竞赛、比赛的准确和公正性，所以对电子抢答器的研究就有着其重要的意义。1.2 系统设计要求本设计主要任务是以Spartan-3E为主控芯片来进行软件控制，能正常显示倒计时和对应小组得分，以致能达到倒计时和计分的功能。本次设计的四人电子抢答器可以容纳四组参赛者同时抢答，每组设置一个按钮供抢答者使用。设置抢答使能信号，当此信号有效时，系统进入抢答状态，计时显示初始值，若参赛者按下抢答开关，则抢答器能判断出第一抢答者并指示该组抢答成功，其他组参赛者的抢答开关不起作用。若提前抢答，则对相应的参赛者发出警报。主持人对抢答结果进行确认，给出倒计时计数允许信号，开始回答问题，计时显示器从初始值30开始以秒为单位倒计时，计数至0时，停止计数，扬声器发出超时报警信号，以中止继续回答问题；当主持人给出倒计时计数禁止信号时，扬声器停止鸣叫；参赛者在规定时间内回答完问题，主持人给出倒计时计数禁止信号，以免扬声器鸣叫。系统具有清零功能。当清零复位信号有效时，抢答器对前一轮抢答的第一抢答者判断结果进行清零，恢复为初始状态。电子抢答器电路还具有计分功能。如果抢答成功的参赛者满足得分条件，则增加相应的分数，答错不扣分。2 电子抢答器总体设计方案2.1 系统总体方案设计本系统是以Spartan-3E芯片为核心，以来控制整个电子抢答系统的运行，其中包括判断第一抢答者，答题倒计时和计分功能。系统模块如图2-1所示：LED显示电路抢答判断电路主持人开关 抢答选手倒计时电路计分电路超时报警译码显示电路译码显示电路 图2-1 电子抢答器总体设计框图软件部分则通过Xilinx ISE 9.2i软件，用VHDL语言来实现电子抢答器的主要功能。2.2 主控芯片简介2.2.1 FPGA的发展与趋势FPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路 单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flipflop）或者其他更加完整的记忆块。系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD（复杂可编程逻辑器件备）。2.2.2 FPGA工作原理和基本特点FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。 FPGA的基本特点有一下几个方面： （1）采用FPGA设计ASIC电路(专用集成电路)，用户不需要投片生产，就能得到合用的芯片。（2）FPGA可做其它全定制或半定制ASIC电路的中试样片。（3）FPGA内部有丰富的触发器和IO引脚。 （4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。（5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。 可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。 2.2.3 FPGA配置模式FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低FPGA与PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的关键问题。如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向发展，系统设计工程师在从这些优异性能获益的同时，不得不面对由于FPGA前所未有的性能和能力水平而带来的新的设计挑战。例如，领先FPGA厂商Xilinx最近推出的Virtex-5系列采用65nm工艺，可提供高达33万个逻辑单元、1,200个I/O和大量硬IP块。超大容量和密度使复杂的布线变得更加不可预测，由此带来更严重的时序收敛问题。此外，针对不同应用而集成的更多数量的逻辑功能、DSP、嵌入式处理和接口模块，也让时钟管理和电压分配问题变得更加困难。幸运地是，FPGA厂商、EDA工具供应商正在通力合作解决65nm FPGA独特的设计挑战。不久以前，Synplicity与Xilinx宣布成立超大容量时序收敛联合工作小组，旨在最大程度地帮助系统设计工程师以更快、更高效的方式应用65nm FPGA器件。设计软件供应商Magma推出的综合工具Blast FPGA能帮助建立优化的布局，加快时序的收敛。最近FPGA的配置方式已经多元化！ FPGA主要生产厂商1、Altera 2、 Xilinx 3、 3、Actel4、 4、Lattice 其中Altera和Xilinx主要生产一般用途FPGA，其主要产品采用RAM工艺。Actel主要提供非易失性FPGA，产品主要基于反熔丝工艺和FLASH工艺。2.3 关于EDAEDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。目前有多种EDA工具支持采用VHDL进行电路综合、仿真以及实现。一些可编程器件生产商将使用VHDL进行电路设计所需的多种EDA工具集成为统一的开发平台提供给用户，进行针对本公司可编程器件产品的开发，从而使整个设计流程更加简捷和易于使用。目前比较常见的是Altera公司的QuartusII 和Xilinx 公司的ISE开发平台。2.4.1 关于VHDLVHDL是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 。VHDL的英文全写是：VHSIC（Very High Speed Integrated Circuit）Hardware Description Language.翻译成中文就是超高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。2.4.2 VHDL主要特点 VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点 。与其他硬件描述语言相比，VHDL具有以下特点：（1）功能强大、设计灵活。VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言虽不能比拟的。VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。（2）支持广泛、易于修改。由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中，主要的设计文件是用VHDL编写的源代码，因为VHDL易读和结构化，所以易于修改设计。（3）强大的系统硬件描述能力。VHDL具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。另外，VHDL支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。VHDL支持预定义的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次的系统模型。（4）独立于器件的设计、与工艺无关。设计人员用VHDL进行设计时，不需要首先考虑选择完成设计的器件，就可以集中精力进行设计的优化。当设计描述完成后，可以用多种不同的器件结构来实现其功能。（5）很强的移植能力，易于共享和复用。VHDL采用基于库（Library）的设计方法，可以建立各种可再次利用的模块。这些模块可以预先设计或使用以前设计中的存档模块，将这些模块存放到库中，就可以在以后的设计中进行复用，可以使设计成果在设计人员之间进行交流和共享，减少硬件电路设计。VHDL语言最直接的应用领域是可编程逻辑器件和专用集成电路（ASIC：Application Specific Integrated Circuits）,其中可编程逻辑器件包括复杂可编程逻辑器件（CPLD:Complex Programmable Logic Devices ）和现场可编程门阵列(FPGA:Field Programmable Gate Arrays )。可编程逻辑器件自七十年代以来，经历了PAL、GAL、CPLD、FPGA几个发展阶段，其中CPLD/FPGA属高密度可编程逻辑器件，目前集成度已高达200万门/片，它将掩膜ASIC集成度高的优点和可编程逻辑器件设计生产方便的特点结合在一起，特别适合于样品研制或小批量产品开发。3 电子抢答器的系统设计方案和主要模块设计3.1 系统具体方案设计根据系统设计要求可知，系统由五个主要的电路模块组成，分别为第一判断电路、倒计时电路、计分电路和显示电路。其中，第一判断电路主要完成最快抢答者的判断功能；倒计时电路对第一抢答者进行30秒倒计时；计分电路存储每组竞赛者的分数；显示电路则显示抢答器的状态和各组的分数。因此，电子抢答器的输入信号包括复位信号CLR、抢答器使能信号EN、四组参赛者的抢答按钮A/B/C/D、倒计时中止按钮RST以及加分信号ADD；输出信号包括四组参赛者抢答状态的显示LEDA、LEDB、LEDC、LEDD及其对应得分、抢答器抢答成功的组别显示等。抢答器的工作流程如下：如果参赛者在抢答器使能信号EN有效前按下抢答按钮，报警信号FALSE3.0的对应位输出高电平以示警告；当EN使能信号有效时，抢答器开始正常工作，将报警信号FALSE清零，A、B、C、D四个抢答者谁先按下抢答按钮，则抢答成功，对应的显示灯LEDx亮起，并通过显示电路模块显示其参赛编号DOTU6.0；抢答成功的选手进入答题阶段，计时显示器从初始值30开始以秒为单位倒计时，计数至0时，停止计数，扬声器发出超时报警信号，以中止继续回答问题；当主持人给出倒计时计数禁止信号时，扬声器停止鸣叫；参赛者在规定时间内回答完问题，主持人给出倒计时计数禁止信号RST，以免扬声器鸣叫。答题结束，如正确回答问题，则加分信号ADD有效，计分模块给相应的参赛组加分，每个参赛组得分的个位、十位、百位分别通过信号DOTU6.0显示。如果复位信号CLR有效，使得抢答器在下一轮抢答前，其抢答成功的组别判断回复为初始状态，以便重新开始新一轮抢答。复位信号不改变参赛者的现有得分。抢答器程序工作流程图如下：开始复位清零抢答判断程序倒计时并计分显示程序3-1 主程序流程图3.2 主要模块设计分析系统设计要求我们得知电子抢答器的是要主要又第一抢答判断电路、倒计时电路、计分电路和显示电路构成。本设计使用VHDL语言编程。3.2.1 第一判断电路第一判断电路模块具有第一抢答信号的鉴别和锁存功能，其电路框图如图3-1所示。其中CLR为复位信号，当该信号高电平有效时，电路无论处于何种状态都恢复为初始状态，即所有的输出信号都为0；EN为抢答使能信号，该信号高电平有效；A、B、C、D为抢答按钮，高电平有效。当使能信号EN为低电平时，如果有参赛者按下抢答按钮，则提前抢答报警信号FALSE3.0的对应位输出高电平，以示警告；当使能信号EN为高电平时，首先将提前抢答报警信号FALSE3.0清零，然后根据选手按下抢答按钮A、B、C、D的先后顺序选择最先抢答信号，其对应的抢答状态显示信号LEDA-LEDD输出高电平，抢答成功组别编号由信号Q3.0输出，并锁存抢答器此时的状态，直到清零信号有效为止。每一轮新的抢答之前，都要使用复位清零信号CLR，清除上一轮抢答对判断电路留下的使用痕迹，使电路恢复初始状态。 图3-2 第一判断电路框图3.2.2 计分电路 计分电路在参赛者抢答成功后，根据其比赛情况进行比较分数的调整，其电路框图如图3-2所示。该模块输入信号为加分选择信号ADD和组别选择信号CHOS3.0，其中，加分选择信号ADD高电平有效，有效时对组别选择信号CHOS3.0即第一判断电路模块的输出信号Q3.0。输出信号分别对应四组参赛者的得分，以百分制表示。每组分数在比赛开始时预设100分，每答对一题（即加分选择信号对相应参赛组有效）加10分，答错不扣分。得分的个位、十位、百位表示为位宽为4的逻辑矢量，使之方便与显示电路级联，从而输出比赛得分。 图3-3 计分器电路框图3.2.3 倒计时电路 倒计时电路在抢答成功后，由主持人给出倒计时开始信号RST，RST输入信号为高电平有效，其电路框图如图3-3所示。抢答成功的选手进入答题阶段，计时显示器从初始值30开始以秒为单位倒计时，计数至0时，停止计数，扬声器发出超时报警信号，以中止继续回答问题；当主持人给出倒计时计数禁止信号时，扬声器停止鸣叫；参赛者在规定时间内回答完问题，主持人给出倒计时计数禁止信号，以免扬声器鸣叫。 图3-4 倒计时电路框图3.2.4 显示电路显示电路的实质其实就是一个简单的LED共阴极显示模块的译码器。7段数码管LED常用的一般8字型为a b c d e f g p,其中P为小数点，共阴LED低电平有效，如图3-4所示。在这里我们不需要用到小数点位，因此用位宽为7的矢量表示7段数码管。7段LED共阴极显示模块的框图如图所示。其中，DIN3.0为输入信号，以4位2进制数表示；DOUT6.0为输出信号，将输入的二进制数译码显示为十进制数字的09。 图3-5 7段LED显示模块框图3.2.5 位选选择电路位选选择电路实质其实就是把输入的15个DIN3.0四位二进制数信号经过位选选择器输出shift14.0七段数码管位选信号和对应的bus3.0四位二进制数信号。输出的四位二进制数信号再经7段LED显示模块译码显示为十进制数字的09。如图3-5所示。 图3-6 位选选择模块框图4电子抢答器系统仿真与分析4.1 系统总原理图分析与仿真 上述VHDL源程序构成了一个具有抢答、计分功能和倒计时功能的数字系统，通过连接生成的Schematic电路如图4-1所示。图中，计分电路输出信号a2,a1,a0d2,d1,d0还需通过dynamic选择模块进行选择后输出位选信号shift14.0和4位二进制信号bus43.0,4位二进制信号bus43.0再经由LED共阴极显示模块的译码器，将输入的二进制数译码显示为十进制数字09。第一抢答判断电路模块的输出信号Q3.0，它即是整个电子抢答器输出的一部分，又是显示抢答成功的选手编号，还作为计分模块的输入信号，以它作为依据对相应的选手进行加分操作。小模块f01ms和fpq1s都是分频器，其中f01ms分频到1ms作为七段数码管的时钟脉冲信号，利用高频率和人的视觉延迟的特点，采用扫描的方式驱动多位七段LED数码管；模块fpq1s讲时钟信号clk分频到1S作为倒计时模块的时钟脉冲信号。系统总体仿真波形图如图4-2所示。图4-1 图4-2 电子抢答器系统总体仿真波形图4.2第一抢答判断模块仿真 第一抢答判断模块的仿真波形如图4-3所示。从图中可以看出，当复位清零信号CLR高电平有效时，电路状态立刻被恢复为全0的初始状态。在抢答使能信号无效时A抢答，输出警告信号与提前抢答者对应的位置会输出高电平，以示警告。当抢答使能信号高电平有效时，最先抢答的选手B对应的显示灯LEDB亮起，Q3.0输出抢答成功的选手编号。仿真结果与系统设计要求的功能相吻合。 图4-3 第一抢答判断电路仿真波形图4.3 计分电路模块仿真计分电路的仿真波形如图4-4所示。图中CHOS3.0以十进制的形式表示，1、2、4、8分别代表选择A、B、C、D四组选手，在加分信号ADD上升沿对选中的参赛者进行扣分，从高到低依次为百位、十位、个位。以CHOS显示的第一个数据为例，ADD信号第一次有效时的上升沿，CHOS2为高电平，既选择为C组参赛者加分。按照模块设计中的设定，每次答对加10分，此时C组分数的十位数字由原来的0变为1，在原来基础上增加了10分。假设C选手第二次又抢答到并回答问题正确，ADD信号第二次有效时的上升沿，CHOS2为高电平，既选择为C组参赛者加分，此时C组分数的十位数字由原来的1变为2，又在原来基础上增加了10分。符合预先设想的功能要求。 图4-4 计分电路的仿真波形图4.4 倒计时模块仿真倒计时电路的仿真波形如图4-5所示。图中CLR为复位清零信号，对电路清零。主持人对抢答结果进行确认，给出倒计时计数允许信号RST（高电平有效），开始回答问题，计时显示器从初始值30开始以秒为单位倒计时，计数至19时，主持人断开RST停止计数，扬声器不发出报警信号；按下CLR电路清零，开始新一轮抢答，主持人再次对抢答结果进行确认，给出倒计时计数允许信号，开始回答问题，计时显示器从初始值30开始以秒为单位倒计时，计数至0时，停止计数，扬声器发出超时报警信号，以中止继续回答问题。M为报警输出信号，高电平有效。 图4-5 倒计时电路的仿真波形图4.5 显示电路的仿真显示电路的波形如图4-6所示。显示电路有LED共阴极译码器构成。其十进制数09对应的二进制表示和LED共阴极译码器输出如表4-1所示。 图4-6 显示电路仿真波形图 表4-1 十进制数字对应的LED译码器表示十进制二进制LED共阴译码器输出0000001111111000100001102001010110113001110011114010011001105010111011016011011111017011100001118100011111119100111011114.6 位选选择电路仿真位选选择电路的仿真波形如图4-7所示和4-8所示。图中dinx3.0（x为113）为输入信号，以四位二进制数表示；shift14.0为经位选选择器输出的位选信号，bus3.0为输出的与位选信号对应的四位二进制数信号。Reset是电路复位清零信号。 图4-7 位选选择电路仿真波形图 图4-8 位选选择电路仿真波形图5 结论 经过了一段时间的努力我终于完成了电子抢答器的设计，从方案的选择，再到设计与实现。在这个过程中我学习到了很多在课本上不能学习到的知识，对一个产品也有了一个新的认识，以前我都很简单的认为一个产品很容易就做出来了，现在我知道了每一个产品都需要经过严谨的设计、规划、反复测试仿真才能做出来。通过这次毕业设计，我学到了要耐心分析，解决问题，设计与实现的过程中我们会遇到一些困难是很正常的事，但是不能一遇到问题就慌了，要耐心的分析问题并解决，本次毕业设计的时候我就遇到了这样的情况。团队合作，不懂就要向别人请教。这次毕业设计培养了我们的团队合作，有些时候我们也需要别人的帮助，比如说当我们把元器件连接错的时候，自己一个人很难找到错误，就需要别人帮忙，无形中培养了团队合作的精神。有的时候可能遇到一些问题自己不能解决，这时我们应该虚心像同学请教，只能这样才能更好的解决问题。 毕业设计虽然结束了，但是我们还有很多的事情要做，对仍然不熟悉或不了解的知识点我们要尽快的去学习了解，对毕业设计中出现的问题我们还要去认真的分析研究。还有我们还需要去增强自己的动手能力，去不断的锻炼，只有这样该课程设计才能发挥最大的作用。本次毕业设计最主要的收获是：使我们对VHDL语言编程和Xilinx ISE 9.2i的使用有了更深层次的感性和理性认识；培养和锻炼我们的实际动手设计的能力。使我们的理论知识与实践充分地结合，作到不仅具有专业知识，而且还具有较强的实践动手能力，能分析问题和解决问题的高素质人才，为以后的顺利就业作好准备。致谢本设计是在指导老师邢云凤老师的精心指导下完成的。邢老师有着深厚的理论水平，严谨的治学态度，最可贵的是她会不厌其烦的为我们解决她力所能及的问题。比如我一次又一次去她办公室缠着要老师解决一些问题，可从来没有一丝的不耐烦。在此我首先向邢云凤老师致以深深的敬意和由衷的感谢！在整个设计过程中，我身边的同学，特别是同组的同学也给予了我很大的帮助，他们帮我解决了很多细节上的问题，使我能够更好更顺利的完成我的毕业设计，谢谢你们！通过这次的毕业设计，我学到了很多，无论是理论知识的巩固和进步还是实际操作的掌握，都让我受益匪浅。这些很大程度都得益与曾经帮过我的同学和老师，请允许我在此向他们表示诚挚的感谢。最后，我要向百忙之中抽时间对本毕业设计进行审阅，评议和参与本人论文答辩的各位老师表示感谢，谢谢！参考文献1 郭勇.EDA技术基础(第2 版)M. 机械工业出版社.2005，314320.2 刘开绪.数字式抢答器的设计与实现J.电子工程师.2005（9），69713 江苏 吴庆洲. 对八路抢答器的几点修正N. 电子报 2003 (2003/11/16)4 刘云仙. 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FPGAs (FPGA00), 2000, pp. 203213.附录 原理图附录 元器件清单器件名称规格数量Spartan-3E 芯片1四位7段LED数码管5三极管15电阻1K15电阻10K15按键8杜邦线若干蜂鸣器1LED灯4附录 源程序清单判断电路-library IEEE; -库说明use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following library declaration if instantiating- any Xilinx primitives in this code.-library UNISIM;-use UNISIM.VComponents.all;entity panduandianlu is Port ( CLR : in STD_LOGIC; -复位信号 EN : in STD_LOGIC; -抢答使能信号 A,B,C,D : in STD_LOGIC; -抢答按钮 LEDA : out STD_LOGIC; -抢答成功指示灯 LEDB : out STD_LOGIC; LEDC : out STD_LOGIC; LEDD : out STD_LOGIC; FALSE : out STD_LOGIC_VECTOR (3 downto 0); -抢答提前警报 Q : out STD_LOGIC_VECTOR (3 downto 0); -抢答成功组显示end panduandianlu;architecture rtl of panduandianlu is signal tmp:std_logic_vector(3 downto 0); signal tag:std_logic; -设置锁存标志位begin tmp=a&b&c&d; process(CLR,en,a,b,c,d,tmp) -启动进程 begin if clr=1then -电路清零 q=0000; LEDA=0; LEDB=0; LEDC=0; LEDD=0; FALSE=0000; TAG=0; ELSIF EN=0THEN -抢答提前报警 IF A=1THEN FALSE(3)=1; END IF; IF B=1THEN FALSE(2)=1; END IF; IF C=1THEN FALSE(1)=1; END IF; IF D=1THEN FALSE(0)=1; END IF; ELSE -抢答开始 FALSE=0000; -报警信号清零IF TAG=0THEN -尚未有抢答成功者出现 IF TMP=1000THEN -A抢答成功 LEDA=1; -A抢答成功指示灯亮 LEDB=0; LEDC=0; LEDD=0; Q=1000; -显示A抢答成功 TAG=1; -锁存此状态 ELSIF TMP=0100THEN LEDA=0; LEDB=1; LEDC=0; LEDD=0; Q=0100; TAG=1; ELSIF TMP=0010THEN LEDA=0; LEDB=0; LEDC=1; LEDD=0; Q=0010; TAG=1; ELSIF TMP=0001THEN LEDA=0; LEDB=0; LEDC=0; LEDD=1; Q=0001; TAG=1; END IF;END IF;END IF; END PROCESS;end rtl;计分电路library IEEE; -库说明use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following library declaration if instantiating- any Xilinx primitives in this code.-library UNISIM