课件 存储系统

2020年4月18日2时5分 第三章存储系统 概述随机读写存储器只读存储器高速存储器CACHE存储器虚拟存储器 2020年4月18日2时5分 教学目标 掌握存储器分类及分级结构掌握半导体存储器芯片基本工作原理掌握提高存储器性能的主要方法 2020年4月18日2时5分 教学重点 半导体存储器芯片基本工作原理存储器与中央处理器的连接方法提高存储器性能的主要方法 2020年4月18日2时5分 概述 基本概念 基本概念存储元件 用一个具有两种稳定状态 并且在一定条件下状态可相互转换的物理器件来表示二进制数码0和1 这种器件称为存储元件 存储单元 由若干个存储元组成一个存储单元 存储器 由若干个存储单元组成了存储器 2020年4月18日2时5分 存储器概述 1 3 存储器的两大功能 1 存储 写入Write 2 取出 读出Read 三项基本要求 1 大容量2 高速度3 低成本 2020年4月18日2时5分 存储器概述 2 3 概念1 基本存储单元 存储一位 bit 二进制代码的存储元件称为基本存储单元 或存储元 2 存储单元 主存中最小可编址的单位 是CPU对主存可访问操作的最小单位 3 存储体 多个存储单元按一定规则组成一个整体 4 存储器分辩率 指存储器能被区分 识别与操作的精细程度 2020年4月18日2时5分 存储器概述 3 3 存储器的特性 1 存储器是计算机中信息存储的核心 程序存储功能由存储器来承担 2 内存是CPU与外界进行数据交换的窗口 CPU所执行的程序和所涉及的数据都由内存直接提供 CPU可以对内存进行直接读操作和写操作 3 外存可以保存大量的程序和数据 2020年4月18日2时5分 概述 存储器分类 存储器分类按存储介质分半导体存储器 用半导体器件组成的存储器 磁表面存储器 用磁性材料做成的存储器 按存取方式分随机存储器 任何存储单元的内容都能被随机存取 且存取时间和存储单元的物理位置无关 顺序存储器 只能按某种顺序来存取 存取时间和存储单元的物理位置有关 按信息的可保性分非永久记忆的存储器 断电后信息即消失的存储器 永久记忆性存储器 断电后仍能保存信息的存储器 2020年4月18日2时5分 概述 存储器分类 按存储器的读写功能分只读存储器 ROM 存储的内容是固定不变的 只能读出而不能写入的半导体存储器 随机读写存储器 RAM 既能读出又能写入的半导体存储器 按在计算机系统中的作用分根据存储器在计算机系统中所起的作用 可分为主存储器 辅助存储器 高速缓冲存储器 控制存储器等 2020年4月18日2时5分 概述 存储系统的层次结构 存储系统的层次结构存储器系统是计算机中用于存储程序和数据的部件 很重要 对其要求是 尽可能快的读写速度尽可能大的存储容量尽可能低的费用成本怎样才能更好地实现这些要求呢 2020年4月18日2时5分 解决方案 多级存储器体系结构用生产成本与运行成本不同的存储容量不同 读写速度不同的多种存储介质 组成一个统一的存储器系统 使每种介质都处于不同的地位 发挥不同的作用 充分发挥各自在速度 容量 成本方面的优势 从而达到最优性能价格比 满足使用要求 概述 存储系统的层次结构 2020年4月18日2时5分 存取速度容量成本存储成本CPU10ns512B1800 美分 KB 缓存20 40ns128KB72主存60 100ns512MB5 6虚存10 20ms60 228GB0 23后援2 20M512GB 2TB0 01若能使CPU大半部分时间访问高速缓存 只在从缓存中读不到时才从主存中去读 当从主存中还读不到时才去成批量读虚存 此时CPU转去完成一点其它处理而不是空闲等待 以提高运行效率 概述 存储系统的层次结构 2020年4月18日2时5分 设备工艺带宽传送单位分配管理CPUECL400 8004 8B编译器分配缓存256Kb250 40032B硬件控制SRAM MB S BLOCK主存4MB80 1330 5 1KBOSDRAM MB S PAGE虚存1GB3 5MB S5 512KBOS 用户DISCFILE后援5GB磁带0 18 0 23后援OS 用户 概述 存储系统的层次结构 2020年4月18日2时5分 一致性原则 处在不同层次的同一个信息应保持相同的值 包含性原则 处在内层的信息一定被包含在其外层的存储器中 反之则不成立 即内层存储器的全部信息 是其相邻外层信息的一部分的复制品 层次间应满足的原则 概述 存储系统的层次结构 2020年4月18日2时5分 概述 存储系统的层次结构 CPU Cache Memory 辅存 虚拟存储器 软件 硬件 硬件 计算机存储系统的层次结构 2020年4月18日2时5分 如图所示的存储系统 它有如下特点 在存储器体系结构中 各层之间的信息调度由辅助硬件或软件直接完成 存储体系结构能发挥整个存储系统的最大效能 有最佳的性能价格比 工作原理 CPU首先访问Cache 如果Cache中没有 则存储系统通过辅助硬件 到主存储器中去找 如果主存没有CPU要访问的内容 则存储系统通过辅助硬件或软件 到辅存中去找 然后把找到的数据逐级上调 概述 存储系统的层次结构 4 1主存储器处于全机中心地位在现代计算机中 主存储器处于全机中心地位 其原因是 1 当前计算机正在执行的程序和数据 除了暂存于CPU寄存器以外的所有原始数据 中间结果和最后结果 均存放在存储器中 CPU直接从存储器取指令或存取数据 2 计算机系统中输入输出设备数量增多 数据传送速度加快 因此采用了直接存储器存取 DMA 技术和输入输出通道技术 在存储器与输入输出系统之间直接传送数据 3 共享存储器的多处理机的出现 利用存储器存放共享数据 并实现处理机之间的通信 更加强了存储器作为全机中心的作用 现在大部分计算机中还设置有辅助存储器 简称辅存 或外存储器 简称外存 通常用来存放主存的副本和当前不在运行的程序和数据 在程序执行过程中 每条指令所需的数据及取下一条指令的操作都不能直接访问辅助存储器 由于中央处理器是高速器件 而主存的读写速度则慢得多 不少指令的执行速度与主存储器技术的发展密切相关 4 2主存储器分类能用来作为存储器的器件和介质 除了其基本存储单元有两个稳定的物理状态来存储二进制信息以外 还必须满足一些技术上的要求 另外价格也是一个很重要的因素 主存储器的类型 1 随机存储器 randomaccessmemory 简称RAM 随机存储器 又称读写存储器 指通过指令可以随机地 个别地对各个存储单元进行访问 一般访问所需时间基本固定 而与存储单元地址无关 2 只读存储器 readonlymemory 简称ROM 只读存储器是一种对其内容只能读不能写入的存储器 在制造芯片时预先写入内容 它通常用来存放固定不变的程序 汉字字型库 字符及图形符号等 由于它和读写存储器分享主存储器的同一个地址空间 故仍属于主存储器的一部分 3 可编程序的只读存储器 programmableROM 简称PROM 一次性写入的存储器 写入后 只能读出其内容 而不能再进行修改 4 可擦除可编程序只读存储器 erasablePROM 简称EPROM 可用紫外线擦除其内容的PROM 擦除后可再次写入 5 可用电擦除的可编程只读存储器 electricallyEPROM 简称E2PROM 可用电改写其内容的存储器 近年来发展起来的快擦型存储器 flashmemory 具有E2PROM的特点 上述各种存储器 除了RAM以外 即使停电 仍能保持其内容 称之为 非易失性存储器 而RAM为 易失性存储器 2020年4月18日2时5分 概述 计算机寻址 计算机可寻址的最小信息单位是一个存储字 相邻的存储器地址表示相邻存储字 这种机器称为 字可寻址 机器 一个存储字所包括的二进制位数称为字长 一个字又可以划分为若干个 字节 现代计算机中 大多数把一个字节定为8个二进制位 因此 一个字的字长通常是8的倍数 有些计算机可以按 字节 寻址 因此 这种机器称为 字节可寻址 计算机 2020年4月18日2时5分 主存储器技术指标 1 6 1 存储容量 1 存储容量是指一个功能完备的存储器所能容纳的二进制信息总量 即可存储多少位二进制信息代码 2 存储容量 存储字数 字长 3 要求 大容量 2020年4月18日2时5分 主存储器技术指标 2 6 2 存储器速度 1 存储器取数时间 MemoryAccessTime 从存储器读出 写入一个存储单元信息或从存储器读出 写入一次信息 信息可能是一个字节或一个字 所需要的平均时间 称为存储器的取数时间 存数时间 记为tA 也称为取数时间 tA对随机存储器一般是指 从中央处理器 的地址寄存器门输出端发出读数请求时起 到所要求的读出信息出现在存储器输出端为止 这期间所需要化费的时间值 2020年4月18日2时5分 主存储器技术指标 3 6 2 存储器速度 2 存储器存取周期 MemoryCycleTime 存储器进行一次完整的读写操作所需要的全部时间 称为存取周期 或具体地说 存取周期是启动两个独立的存储器操作 如两个连续的读操作 之间所需要的最小时间间隔 用tM表示 tM tA 复原时间 破坏性读出方式 tM 2tA 非破坏性读出 tM tA 稳定时间 2020年4月18日2时5分 主存储器技术指标 4 6 3 数据传输率单位时间可写入存储器或从存储器取出的信息的最大数量 称为数据传输率或称为存储器传输带宽bM bM W tM其中 存储周期的倒数1 tM是单位时间 每秒 内能读写存储器的最大次数 W表示存储器一次读取数据的宽度 即位数 也就是存储器传送数据的宽度 2020年4月18日2时5分 主存储器技术指标 5 6 4 可靠性存储器的可靠行是指在规定时间内存储器无故障的情况 一般用平均无故障时间MTBF MeanTimeBetweenFailure 来衡量 为提高存储器的可靠性 必须对存储器中存在的特殊问题 采取适当的方法 1 对于破坏性读出的存储器 设立缓冲寄存器 2 断电后信息会丢失 备用电源的方法或采用中断的技术转储 3 动态存储 定期刷新 2020年4月18日2时5分 主存储器技术指标 6 6 5 价格又称成本 它是衡量经济性能的重要指标 设 是存储容量为 位的整个存储器以元计算的价格 可定义存储器成本c为 c C S 元 位 衡量存储器性能还有一些其它性能指标 如体积 功耗 重量 使用环境等 4 4主存储器的基本操作主存储器用来暂时存储CPU正在使用的指令和数据 它和CPU的关系最为密切 主存储器和CPU的连接是由总线支持的 连接形式如图4 1所示 总线包括数据总线 地址总线和控制总线 CPU通过使用AR 地址寄存器 和DR 数码寄存器 和主存进行数据传送 若AR为K位字长 DR为n位字长 则允许主存包含2K个可寻址单位 字节或字 在一个存储周期内 CPU和主存之间通过总线进行n位数据传送 此外 控制总线包括控制数据传送的读 read 写 write 和表示存储器功能完成的 ready 控制线 图4 1主存储器与CPU的联系 为了从存储器中取一个信息字 CPU必须指定存储器字地址 并进行 读 操作 CPU需要把信息字的地址送到AR 经地址总线送往主存储器 同时 CPU应用控制线 read 发一个 读 请求 此后 CPU等待从主存储器发来的回答信号 通知CPU 读 操作完成 主存储器通过ready线做出回答 若ready信号为 1 说明存储字的内容已经读出 并放在数据总线上 送入DR 这时 取 数操作完成 为了 存 一个字到主存 CPU先将信息字在主存中的地址经AR送地址总线 并将信息字送DR 同时 发出 写 命令 此后 CPU等待写操作完成信号 主存储器从数据总线接收到信息字并按地址总线指定的地址存储 然后经ready控制线发回存储器操作完成信号 这时 存 数操作完成 从以上讨论可见 CPU与主存之间采取异步工作方式 以ready信号表示一次访存操作的结束 2020年4月18日2时5分 3 2 2主存储器的基本结构 主存储器是由存储体加上一些外围电路构成 外围电路包括地址译码驱动器 数据寄存器和存储器控制电路 主存储器的基本操作CPU的读命令和写命令 2020年4月18日2时5分 半导体存储器芯片 分类 按使用器件 半导体存储器分双极型半导体存储器 TTL 和MOS半导体存储器两种 1 TTL 存储速度高 集成度低 价格高 主要用于小容量的高速存储器 2 MOS 主要用于大容量存储器 根据存储信息机构的原理不同 又分为静态MOS存储器 SRAM 和动态MOS存储器 DRAM 前者利用双稳态触发器来保存信息 只要不断电 信息是不会丢失的 后者利用MOS电容存储电荷来保存信息 使用时 需不断给电容充电才能使信息保持 静态存储器的集成度低 但功耗较大 动态存储器的集成度高 功耗小 它主要用于大容量存储器 2020年4月18日2时5分 随机读写存储器 半导体存储器的优缺点 优 半导体存储器的优点是存取速度快 存储体积小 可靠高 价格低廉 缺 断电后存储器不能保存信息 静态MOS存储器动态MOS存储器 2020年4月18日2时5分 随机读写存储器 静态MOS存储器 六管静态MOS存储元是由两个MOS反相器交叉耦合而成的触发器 一个存储元存一位二进制代码 如果一个存储单元为n位 则需由n个存储元才能组成一个存储单元 2020年4月18日2时5分 存储元的工作原理 读操作 只需字线上加高电位的字脉冲 使T5 T6管导通 把节点A B分别连到位线 若该位存储电路原存 1 T1导通 T2截止 经一外加负载而接在位线 1上的外加电源 就会产生一个流入BS1线的小电流 流向节点 经T1导通管入地 1 位线上BS1就从平时的高电位 下降一个很小的电压 经差动放大器检测出 1 信号 若该位原存 0 T1截止 T2导通 就会在 0 位线BS0中流入电流 在BS0位线上产生电压降 经差动放大器检测出读 0 信号 读出过程中 位线变成了读出线 读取信息不影响触发器原来状态 故读出是非破坏性的读出 若字线不加正脉冲 说明此存储元没有选中 T5 T6管截止 A B结点与位 读出线隔离 存储元存储并保存原存信息 2020年4月18日2时5分 存储元的工作原理 写操作 写操作 在字线上加一个正电压的字脉冲 使T5 T6管导通 若要写 1 无论该位存储元电路原存何种状态 BS1送低电位 BS0送高电位 BS0便通过T6向栅极T1充电 使T1导通 而T2栅极通过T5和BS1放电 使T2截止 从而单元便处于1态写入过程是字线上的字脉冲和位线上的位脉冲相重合的操作过程 2020年4月18日2时5分 静态MOS存储器 基本存储元 6管双向选择MOS存储元在纵向一列上的6管存储元共用一对Y选择控制管T7 T8 这样存储体管子增加不多 但仍是双向地址译码选择 因为对 选择线选中的一列只是一对控制管接通 只有X选择线也被选中 该位才被重合选中 2020年4月18日2时5分 静态MOS存储器 图4 3MOS静态存储器结构图 图4 41K静态存储器框图 2020年4月18日2时5分 随机读写存储器 静态MOS存储器 SRAM的组成存储体 存储单元的集合 地址译码器 地址译码器的输入信息来自CPU的地址寄存器 地址译码有两种方式 单译码方式 或称为字结构方式 和双译码方式 或称为X Y译码结构 驱动器 通常加在译码器的输出之后 I O电路 处在数据总线和被选用的单元之间 用以控制被选中的单元读出或写入 片选与读 写控制电路 在地址选择时 首先要进行选片 输出驱动电路 2020年4月18日2时5分 SRAM结构 2020年4月18日2时5分 单译码结构双译码结构双译码可简化芯片设计主要采用的译码结构 2020年4月18日2时5分 随机读写存储器 静态MOS存储器 SRAM存储器芯片举例 2020年4月18日2时5分 随机读写存储器 静态MOS存储器 存储器的读出时间 从给出有效地址后 经过译码电路 驱动电路的延迟 到读出所选中单元的内容 再经过I O电路的延迟后在外部总线上稳定地出现所读出的数据信息 读周期 表示存储片进行两次连续读操作时所必须间隔的时间 它总是大于或等于读出时间 2020年4月18日2时5分 随机读写存储器 静态MOS存储器 写周期 要实现写操作 必须要求片选信号和写信号都为低 而且在地址变化期间 写信号必须为高 即无效 2020年4月18日2时5分 随机读写存储器 动态MOS存储器 动态存储器的组成三管动态存储器单管动态存储器 图4 7三管存储单元电路图 2020年4月18日2时5分 读操作 读出数据线预充至高电位 然后读出选择线来高电位 使T3导通 若极间电容C上储存有电荷 则T2导通 读出数据线便通过T2和T3接地 读出电压为地电平 若C上无储存电荷 则T2截止 读出数据线的电压无变化 写操作 在写入数据线上加写入信号 在写入选择线上加高电位 则T1导通 C随写入数据线上的信号而充电或放电 若T1截止 则C的电压保持不变三管单元布线较复杂 所用元件仍较多 但电路稳定 图4 8单管存储单元线路图 2020年4月18日2时5分 为了进一步缩小存储器体积 提高集成度 在大容量动态存储器中都采用单管动态存储元电路 如图4 8存储元由T和CS构成 写入时 字选择线加高电平 使T管导通 写入信息由数据线 位线 存入电容CS中 读出时 首先要对数据线上的分布电容CD预充电 再加入字脉冲 使 管导通 CS与CD上电荷重新分配以达到平衡 根据动态平衡的电荷数多少来判断原存信息是 或 因此 每次读出后 存储内容就被破坏 是破坏性读出 必须采取措施 以便再生原存信息 动态MOS随机存储芯片的组成大体与静态MOS随机芯片相似 由存储体和外围电路组成 但外围电路由于再生操作要复杂得多 单管动态存储元 2020年4月18日2时5分 单管存储元电路和三管存储元电路对比名称优点缺点三管存储元电路外围电路比较简单 管子多 占用的芯片面积大电路稳定单管存储元电路元件数量少 集成度高需要有高鉴别能力的读出放大器配合工作 外围电路比较复杂 同时读出使破坏性的 在读出后需要 重写 恢复原信息 单管单元的优点是线路简单 单元占用面积小 速度快 但它的缺点是 读出是破坏性的 故读出后要立即对单元进行 重写 以恢复原信息 单元读出信号很小 要求有高灵敏度的读出放大器 下面以16K 1动态存储器为例介绍动态存储器的原理 图4 9是16K 1位动态存储器的框图 图4 916K 1动态存储器框图 2020年4月18日2时5分 随机读写存储器 动态MOS存储器 动态RAM的存储元件依靠电容上的电荷表示存储的数据信息 而电容的绝缘电阻不可能无限大 因此漏电不可避免 每隔一定的时间就对存储体中全部的存储电进行充电 以补充所消失的电荷 维持原存信息不变 这个过程称为 刷新 显然 只要定时给全部存储元电路执行一边读操作 而信息不向外输出 那么就可实现信息再生或刷新 2020年4月18日2时5分 随机读写存储器 动态MOS存储器 对于DRAM 再生一般应在小于或等于2ms的时间内进行一次 SRAM则不同 由于SRAM是以双稳态电路为存储单元的 因此它不需要再生 DRAM采用 读出 方式进行再生 前面已经讲过 对单管单元的读出是一种破坏性读出 若单元中原来充有电荷 读出时 CS放电 而接在单元数据线上的读放是一个再生放大器 在读出的同时 读放又使该单元的存储信息自动地得以恢复 由于DRAM每列都有自己的读放 因此 只要依次改变行地址 轮流对存储矩阵的每一行所有单元同时进行读出 当把所有行全部读出一遍 就完成了对存储器的再生 这种再生称行地址再生 2020年4月18日2时5分 动态 存储器 动态MOS存储器的刷新 1 刷新 对动态存储器要每隔一定时间 通常是2ms 给全部基本存储元的存储电容补充一次电荷 称为RAM的刷新 2ms是刷新间隔时间 2 常用的刷新方式有两种 集中式刷新 BurstRefresh 集中式刷新指在一个刷新周期内 利用一段固定的时间 依次对存储器的所有行进行逐一再生 在此期间停止对存储器的读写操作 例如 一个存储器有1024行 系统工作周期为200ns RAM刷新周期为2ms 这样 在每个刷新周期内共有10000个工作周期 其中用于再生的为1024个工作周期 用于读写操作的共有8976个工作周期 集中式刷新的缺点是期间不能访问存储器 所以这种刷新方式多适用于高速存储器 2020年4月18日2时5分 随机读写存储器 动态MOS存储器 集中式刷新在整个的2MS的时间内集中对每一行进行刷新 刷新时读 写操作停止 每行的刷新一般与一次的读 写周期相等 2020年4月18日2时5分 例如 对128 128矩阵存储器进行刷新时 刷新的时间相当于128个读周期 假如读写周期为0 5us 刷新周期为2ms 那么共有2ms 0 5us 4000个周期 其中4000 128 3872个周期用来读写或维持 然后用128个周期 相当于128 0 5 64us用来刷新操作 由于在这64us中不进行读写操作 故称其为死时间 2020年4月18日2时5分 动态MOS存储器 动态MOS存储器的刷新 分布式刷新 DistributedRefresh 有两种方法 I 把对每一行的再生分散到各个工作周期中去 这样 一个存储器的系统工作周期分为两部分 前半部分用于正常读 写或保持 后半部分用于再生某一行 系统工作周期增加到400ns 每1024个系统工作周期可把整个存储器刷新一遍 可以看出 整个存储器的刷新周期缩短 它不是2ms 而是409 6 s 但由于它的系统工作周期为读 写所需周期的一倍 因此 使存储器不能高速工作 在实际应用时要加以改进 II 为了提高存储器工作效率 经常采取在2ms时间内分散地将1024行刷新一遍的方法 具体做法是将刷新周期除以行数 得到两次刷新操作之间的时间间隔t 利用逻辑电路每隔时间t产生一次刷新请求 2020年4月18日2时5分 分散式刷新方式把每行存储元件的刷新分散安排在各个读写周期内即把读写周期分为两段 前段表示读写 后段表示刷新时间 例如 对128 128的存储器 假如存储器的读写周期为0 5us 那么刷新的时间也为0 5us 则整个存储系统周期为1us 只需128us就能对全部的存储单元刷新一遍 2020年4月18日2时5分 随机读写存储器 动态MOS存储器 2020年4月18日2时5分 随机读写存储器 动态MOS存储器 异步刷新方式 将集中式和分散式结合起来 即在2ms内分散地把128行刷新一遍 2ms 128 15 5us DRAM与SRAM的比较DRAM有很多优点 首先 由于它使用简单的单管单元作为存储单元 因此 每片存储容量较大 约是SRAM的4倍 由于DRAM的地址是分批进入的 所以它的引脚数比SRAM要少很多 它的封装尺寸也可以比较小 这些特点使得在同一块电路板上 使用DRAM的存储容量要比用SRAM大4倍以上 其次 DRAM的价格比较便宜 大约只有SRAM的1 4 第三 由于使用动态元件 DRAM所需功率大约只有SRAM的1 6 由于上述优点 DRAM作为计算机主存储器的主要元件得到了广泛的应用 DRAM的存取速度以及存储容量正在不断改进提高 DRAM存在不少缺点 首先 也是由于使用动态元件 它的速度比SRAM要低 其次 DRAM需要再生 这不仅浪费了宝贵的时间 还需要有配套的再生电路 它也要用去一部分功率 SRAM一般用作容量不大的高速存储器 2020年4月18日2时5分 4 6非易失性半导体存储器 2020年4月18日2时5分 信息只能读出不能随意写入的存储器 称为只读存储器 记为只读存储器ROM 它的特点是通过一定方式将信息写人之后 信息就固定在ROM中 供电电源切断之后 信息也不会丢失 它的最大优点是具有不易失性 只读存储器主要用来存放一些不需要修改的程序 如微程序 子程序 某些系统软件和用户软件 只读存储器和闪速存储器 只读存储器 2020年4月18日2时5分 1 掩膜式ROM特点 由厂家制成 用户不能修改 可靠性高 存储元 二极管双极型晶体管MOS管工作原理 管子的基极连选择线 该管导通 反向后输出为 1 反之输出为 0 掩摸式只读存储器 数据在芯片制造过程中就确定优点 可靠性和集成度高 价格便宜缺点 不能重写 掩模式ROM由芯片制造商在制造时写入内容 以后只能读而不能再写入 其基本存储原理是以元件的 有 无 来表示该存储单元的信息 1 或 0 可以用二极管或晶体管作为元件 显而易见 其存储内容是不会改变的 2020年4月18日2时5分 2 PROM特点 用户可自行改变产品中某些存储元 用户可编程一次 熔丝型PROM多发射极管基极连选择线编程写入时 熔丝烧断输出为 1 不断为 0 优点 可以根据用户需要编程缺点 只能一次性改写 可编程序的只读存储器 PROM PROM可由用户根据自己的需要来确定ROM中的内容 常见的熔丝式PROM是以熔丝的接通和断开来表示所存的信息为 1 或 0 刚出厂的产品 其熔丝是全部接通的 使用前 用户根据需要断开某些单元的熔丝 写入 显而易见 断开后的熔丝是不能再接通了 因此 它是一次性写入的存储器 掉电后不会影响其所存储的内容 2020年4月18日2时5分 3 EPROM 可擦除可编程只读存储器 ErasibleProgrammableROM 可以用紫外光照射或电擦除原来的数据 然后再重新写入新的数据 优点 可以多次改写ROM中的内容 基本存储元 制造时 硅栅上无电荷 该管无导电沟道 D S间不导电 存 1 写 0 时 D S间加25V高压 另加编程脉冲 选中的单元D S被瞬间击穿 电子注入硅栅 高压去掉后 因硅栅有绝缘层包围 电荷无法泄露硅栅变负 形成导电沟道 存储元导通 输出为 0 衰减期很长 降到80 需100年 用紫外光照射后 硅栅上的电荷形成光电流泄露 使电路恢复起始状态 变为 1 图4 15EPROM存储单元和编程电压 2020年4月18日2时5分 EEPROM E2PROM又记为EEPROM 是电可擦除电可改写的只读存储器 在EPROM中的信息是用电的方式编程写入的 但要擦除它们要靠外界的紫外线照射才行 而E2PROM由于其本身带有UPP编程电源 故可以使用单一的15V电源擦除和写入 而不必外加UPP编程电源和紫外灯 使用十分方便 可电擦可编程序只读存储器 E2PROM E2PROM的编程序原理与EPROM相同 但擦除原理完全不同 重复改写的次数有限制 因氧化层被磨损 一般为10万次 其读写操作可按每个位或每个字节进行 类似于SRAM 但每字节的写入周期要几毫秒 比SRAM长得多 E2PROM每个存储单元采用两个晶体管 其栅极氧化层比EPROM薄 因此具有电擦除功能 2020年4月18日2时5分 闪速存储器 FlashMemory 是一种快擦除读写存储器 也是一种具有不挥发性的存储器 可以在线进行擦除和重写 目前其集成度和价格已接近EEPROM 因而它是EPROM和E2PROM的理想替代器件 FlashMemory与E2PROM的逻辑结构相似 是在它的基础上制作的 最主要的区别在于存储元的结构和制作工艺 EEPROM可以进行字节擦除 而FlashMemory不能按字节擦除 只能整片擦除 FlashMemory 快擦除读写存储器兼有ROM和RAM两者的性能 又有ROM DRAM一样的高密度 目前价格已略低于DRAM 芯片容量已接近于DRAM 是唯一具有大存储量 非易失性 低价格 可在线改写和高速度 读 等特性的存储器 它是近年来发展很快很有前途的存储器 2020年4月18日2时5分 E盘U盘指盘 2020年4月18日2时5分 只读存储器和闪速存储器 闪速存储器 闪速存储器 是一种高密度的 非易失性的读写半导体存储器 特点 1 固有的非易失性2 廉价的高密度3 可直接执行4 固态性能5 高传输率 2020年4月18日2时5分 闪速存储器与CPU的连接由于闪存电路结构的特点 大大简化了对存储器系统实施电路更新所需要的接口电路 也简化了存储器和CPU的连接 2020年4月18日2时5分 闪存能提供高性能 低功耗 高可靠性以及瞬时启动能力 所以有可能使现有的存储器结构发生变化 下图具有先进性能的存储器体系结构 图4 16FlashMemory存储单元和擦除电压 表4 1列出几种存储器的主要应用 2020年4月18日2时5分 4 7DRAM的研制与发展1 动态RAM DynamicRAM 2 FPMDRAM快速页面式动态随机存储器 3 EDODRAM4 双列直插式内存模块 DIMM5 高速内存 SDRAM6 DDR7 RDRAM 2020年4月18日2时5分 FPMDRAM当FRMDRAM读取数据时 如果它预测到下一次读取数据的位置是相邻位置 那么读取数据的速度就可以加快 FPMDRAM的工作原理 是较早的微机中普遍使用的内存 它每隔3个时钟周期传送一次数据 在快页模式下 当预测到所需的下一条数据所存放的位置与当前位置相邻时 就会触发数据所在行的下一列 2020年4月18日2时5分 扩充数据输出 extendeddataout 简称EDO 的工作原理 每隔2个时钟周期传送一次数据 先触发内存中的一行 然后触发所需的那一列 但是当找到所需的那条信息时 EDODRAM将输出数据缓冲区保持开放 直到下一列存取或下一度周期开始 由于缓冲区保持开放 因而EDO消除了等待状态 使突发式传送更加迅速 2020年4月18日2时5分 SDRAM芯片SDRAM为同步动态随机存储器型芯片 它是在DRAM上集成了一个SRAM实现的小容量的高速缓冲器 从而使DRAM芯片的性能得到显著改进 它与CPU共享一个时钟周期 以相同的速度同步工作 每一个时钟脉冲的上升沿便开始传递数据 以SRAM保存一行内容的办法 对成块传送非常有利 如果连续的地址高11位相同 意味着属于同一行地址 那么连续变动的9位列地址就会使SRAM中相应位组连续读出 这称为猝发式读取 2020年4月18日2时5分 SDRAM的工作原理SDRAM与处理器之间的数据传送是同步的 在系统时钟控制下 处理器送地址和控制命令到SDRAM后 在经过一定数量的时钟周期后 SDRAM完成读或写的内部操作 在此期间 处理器可以进行其他工作 而不必等待之 SDRAM基于双存储体系结构 内含两个交错的存储阵列 允许两个内存页面同时打开 这样当CPU从一个存储体或阵列访问数据时 另一个已准备好读写数据了 通过两个存储阵列的紧密切换 读取效率能得到成倍的提高 图4 17同步动态随机存储器 SDRAM 2020年4月18日2时5分 SDRAM的结构 另外两个优点 在SRAM读出期间可同时对DRAM阵列进行刷新 芯片内的数据输出路径与输入路径是分开的 允许在写操作完成的同时来启动同一行的读操作 SDRAM内存条存储模块本身具有高速成块存取能力 这种模块内存储字完全顺序排放 以猝发式存取来完成高速成块存取的方式 在当代微型机中获得了广泛应用 SDRAM DDR 2020年4月18日2时5分 DDRDDR是由VIA IBM AMD等几家公司联合制定开发的内存规范 经过了这些年内存条价格的持续波动以后 现在它的价格已经很低 且目前无论是使用AMD还是Intel的CPU都有为之构建的主板平台 所以无论从整体还是个体角度考虑 都比采用RDRAM内存的系统便宜不少 因此逐渐成了市场的主流 2020年4月18日2时5分 规格及标称DDR与SDRAM不同的是时钟的上升沿和下降沿都能读出数据 采用的是双倍数据传输 具有SDRAM内存两倍的带宽 在100MHz下 DDR内存理论上可提供100MHz 2 8Byte 1 6GB s的数据传输率 在133MHz下可达到2 1GB s 当然 DDR运用在系统上速度就会比SDR快整整两倍 在现阶段的系统条件下 DDR内存通常比SDR内存快5 而在一些与内存带宽密切相关的软件应用中DDR才能够发挥自己的作用 增加的效能可能达到30 之多 2020年4月18日2时5分 DDR内存条的命名 由于DDR比SDRAM的数据带宽提高了一倍 所以一开始就有了这样的命名方式 把工作频率为100 133MHz的DDR内存称作DDR200 266 像DDR333的工作频率自然就是166MHz了 另一种表示方法就是用DDR内存的最大理论传输率来命名 例如DDR266的工作频率是133MHz 它的最大理论传输率是64bit 2 133MHz 2133MB s 所以就采用了PC2100命名 2020年4月18日2时5分 RDRAMRDRAM是由美国Rambus公司设计生产的 并由Intel最早提出并运用在PC平台上的 它最主要的工作原理是依靠高时钟频率来简化每个时钟周期数据量 由于有超高的频率 通常为300MHz和400MHz 800MHz 又由于它的行地址与列地址寻址总线是各自分离的独立总线 使RDRAM的最大传输率达到了3 2GB 性能是RDRAM的一个优势 但是其劣势也是明显的 首先是同传统SDRAM内存的不兼容 这样使得无论是厂家更换生产线还是用户改变系统平台 都要付出高昂成本 其次RDRAM是RAMBUS公司的专利 其他厂商如果要生产就需要支付一笔相当高的专利费用 2020年4月18日2时5分 内存的性能指标容量速度内存的奇偶校验内存的工作电压FPM5V EDO5VSDRAM3 3VDDR2把工作电压从DDR的2 5V降到1 8V 2020年4月18日2时5分 主存物理地址的存储空间分布奔腾CPU数据总线为64位 地址总线为32位 2020年4月18日2时5分 主存储器组织 2020年4月18日2时5分 随机读写存储器 静态MOS存储器 存储器与CPU的连接CPU对存储器进行读 写操作 首先由地址总线给出地址信号 然后要发出读操作或写操作的控制信号 最后在数据总线上进行信息交流 要完成地址线的连接 数据线的连接和控制线的连接 存储器芯片的容量是有限的 为了满足实际存储器的容量要求 需要对存储器进行扩展 位扩展法字扩展法字位同时扩展法 2020年4月18日2时5分 随机读写存储器 静态MOS存储器 位扩展法 当芯片的容量和主存容量相同 而位数不足时 就要对位数进行扩展 方法 将多片存储芯片的地址端 片选端和读 写控制端各自并联在一起 而他们的数据端分别引出 连到存储器不同位的数据总线上 2020年4月18日2时5分 随机读写存储器 静态MOS存储器 例 用Intel2114芯片 组成1024 8的存储器 解 2114的规格为1024 4 所以需要两片 2020年4月18日2时5分 随机读写存储器 静态MOS存储器 2020年4月18日2时5分 随机读写存储器 静态MOS存储器 假定使用8K 1的RAM存储器芯片 那么组成8K 8位的存储器 每一片RAM是8192 1 故其地址线为13条 A0 A12 可满足整个存储体容量的要求 每一片对应于数据的1位 只有1条数据线 故只需将它们分别接到数据总线上的相应位即可 在这种方式中 对片子没有选片要求 就是说片子按已被选中来考虑 如果片子有选片输入端 CS 可将它们直接接地 2020年4月18日2时5分 2020年4月18日2时5分 随机读写存储器 静态MOS存储器 字扩展法 当芯片字长与主存相同 而容量不足时 就需要用几片存储器芯片组成合起来的存储空间即地址空间进行扩展 称为字扩展 方法 将各芯片的地址线 数据线 读 写线分别并联在一起 片选信号单独连接 用来区分各片地址 用高位地址经过译码而产生的输出信号作为各个芯片的片选信号 用低位地址作为各芯片的片内地址 例 用16K 8位的芯片采用字扩展法组成64K 8位的存储器 4个芯片的数据端与数据总线D0 D7相连 地址总线低位地址A0 A13与各芯片的14位地址端相连 而两位高位地址A14 A15经译码器和4个片选端相连 2020年4月18日2时5分 2020年4月18日2时5分 随机读写存储器 静态MOS存储器 例 用Intel2114芯片 组成4096 4的存储器 解 2114的规格为1024 4 系统地址线 12条 数据线4条 芯片地址线 10条 数据线4条 2020年4月18日2时5分 随机读写存储器 静态MOS存储器 2020年4月18日2时5分 随机读写存储器 静态MOS存储器 A11A10A9A8A7A6A5A4A3A2A1A0000 0001 1010 0011 1100 0101 1110 0111 1 000 3FF1K 400 7FF1K 800 BFF1K C00 FFF1K 2020年4月18日2时5分 随机读写存储器 静态MOS存储器 字位同时扩展法 实际的存储器往往需要对字和位同时扩展 如果所用的存储器芯片的规格是m n 组成容量位M 字长为N的存储器 所需要的芯片数则为 2020年4月18日2时5分 随机读写存储器 静态MOS存储器 假设用16K 1的存储芯片组成64K 16的存储器 解 所需的芯片数为系统的地址线 16条 A0 A15系统的数据线 16条 D0 D15芯片的地址线 14条 A0 A13芯片的数据线 1条 D0 2020年4月18日2时5分 随机读写存储器 静态MOS存储器 A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0000 0001 1010 0011 1100 0101 1110 0111 1 0000 3FFF 4000 7FFF 8000 BFFF C000 FFFF 2020年4月18日2时5分 2020年4月18日2时5分 例5 1用INTEL2114芯片1K 4构成4K 8的存储系统 2020年4月18日2时5分 4 9多体交叉存储器 2020年4月18日2时5分 高速存储器 由于CPU和主存储器在速度上不匹配 而且在一个CPU周期中可能需要用几个存储器字 这便限制了高速计算 为了使CPU不至因为等待存储器读写操作的完成而无事可做 可以采取一些加速CPU和存储器之间有效传输的特殊措施 2020年4月18日2时5分 多体交叉存储器 存储器的模块化组织一个由若干个模块组成的主存储器是线性编址的 这些地址在各模块中如何安排 有两种方式 顺序方式交叉方式 2020年4月18日2时5分 高速存储器 多模块交叉存储器 顺序方式 在顺序方式中某个模块进行存取时 其他模块可以照常工作 另外通过增添模块来扩充存储器也比较方便 但顺序方式的缺点是各模块一个接一个串行工作 因此存储器的带宽受到了限制 2020年4月18日2时5分 高速存储器 多模块交叉存储器 模块字 43210 2020年4月18日2时5分 高速存储器 多模块交叉存储器 设存储容量为32字 分成M0 M3四个模块 每个模块存储8个字 访问地址按顺序分配给一个模块后 接着又按顺序为下一个模块分配访问地址 这样 存储器的32个字可由5位地址寄存器指示 其中 高2位选择4个模块中的一个 低3位选择每个模块中的8个字 2020年4月18日2时5分 a 主存地址被分成高n位和低m位 高位 n 表示模块号 低位 m位 表示块内地址 b 在一个模块内 程序是从低位地址连续存放 c 对连续单元存取 一般仅对一个模块操作 d 特点 多模块并行工作易扩充容量故障局部性 2020年4月18日2时5分 高速存储器 多模块交叉存储器 交叉方式 用地址码的低位字段经过译码选择不同的模块 而高位字段指向相应模块内的存储字 这样 连续地址分布在相邻的不同模块中 而同一模块内的地址都是不连续的 因此 对连续字的成块传送 交叉方式的存储器可以实现多模块流水式并行存取 大大提高存储器的带宽 2020年4月18日2时5分 高速存储器 多模块交叉存储器 存储容量是32个字 分成4个模块 每个模块8个字 当存储器寻址时 用地址寄存器的低2位选择4个模块中的一个 而用高3位选择模块中的8个字 字模块 43210 2020年4月18日2时5分 高速存储器 多模块交叉存储器 字模块 43210 图4 22多体交叉存储 2020年4月18日2时5分 高速存储器 多模块交叉存储器 多模块交叉存储器的基本结构 2020年4月18日2时5分 每个模块各自以等同的方式与CPU传送信息 CPU同时访问四个模块 由存储器控制部件控制它们分时使用数据总线进行信息传递 是一种并行存储器结构 2020年4月18日2时5分 a 主存地址被分成高n位和低m位 低位 m位 表示模块号 高位 n 表示块内地址 b 各模块间采用多模块交叉编址 c 对连续单元存取 则多个模块并行工作 d 特点 多模块并行工作 速度快不易扩展故障全局性 2020年4月18日2时5分 3 5Cache存储器 2020年4月18日2时5分 Cache概念 CPU与主存储器之间的一种高速缓冲装置 Cache 主存层次结构 由硬件变换地址和控制调度 Cache的特点 位于CPU与主存之间 是存储器层次结构中级别最高的一级 容量比主存小 目前一般有数KB到数MB 速度比主存快5 10倍 通常由存储速度高的双极型三极管或SRAM组成 其容量是主存的部分副本 其用途可用来存放指令 也可用来存放数据 快存的功能全部由硬件实现 并对程序员透明 2020年4月18日2时5分 Cache存储器 基本原理 小容量快速存储器位于CPU和内存之间可以放在CPU内部 也可作为单独的模块 图7 2cache的基本结构 2020年4月18日2时5分 Cache存储器 基本原理 LRU管理逻辑 相联存储器 CPU 主存 CPU与CACHE之间的数据是以字为单位 而CACHE与主存之间的数据交换是以块为单位的 当CPU读取主存中一个字时 便发出此字的内存地址到CACHE和主存 此时CACHE控制逻辑依据地址判断此字当前是否在CACHE中 若是 此字立即传送给CPU 若非 则用主存读周期把此字从内存读出送到CPU 与此同时 把含由这个字的整个数据块从主存读出送到CACHE中 2020年4月18日2时5分 Cache的工作原理1 Cache以块为单位进行操作2 当CPU发出访内操作请求后 首先由Cache控制器判断当前请求的字是否在Cache中 若在 叫命中 否则 不命中3 若命中 若是 读 请求 则直接对Cache读 与主存无关若是 写 请求 Cache单元与主存单元同时写 Writethrough写 只更新Cache单元并加标记 移出时修改主存 写回Copyback 4 未命中时 若是 读 请求 则从主存读出所需字送CPU 且把含该字的一块送Cache 称 装入通过 若Cache已满 置换算法 若是 写 请求 直接写入主存 2020年4月18日2时5分 Cache存储器 基本原理 CACHE的命中率 在一个程序执行期间 设Nc表示cache完成存取的总次数 Nm表示主存完成存取的总次数 h定义为命中率 则有 2020年4月18日2时5分 Cache存储器 基本原理 若tc表示命中时的Cache访问时间 tm表示未命中时的主存访问时间 1 h表示未命中率 则Cache 主存系统的平均访问时间ta为 ta htc 1 h tm 2020年4月18日2时5分 Cache存储器 基本原理 设r tm tc表示主