DSP引脚及内部结构

第2章DSP引脚及内部结构 内容提要本章主要介绍TMS320C54x芯片的硬件结构 重点对芯片的引脚功能 CPU结构 内部存储器 片内外设电路 系统控制以及内外部总线进行了讨论 第2章TMS320C54x的硬件结构 知识要点 引脚功能 内外部总线结构 CPU结构 内部存储器结构 片内外设电路 系统控制 第2章TMS320C54x的硬件结构 2 1外部引脚2 2 C54x的外部总线2 3 C54x的内部总线结构2 4 C54x的中央处理器2 5 C54x的存储空间结构2 6 C54的片内外设电路2 7 C54x的系统控制2 8 C54x的主要特性 2 1 C54x的引脚概述 TMS320C54x芯片采用CMOS制造工艺 整个系列的型号基本上都采用塑料或陶瓷四方扁平封装形式 TQFP 不同的器件型号其引脚的个数有所不同 下面以TMS320VC5402芯片为例 介绍 C54x引脚的名称及功能 C5402引脚分布 TQFP封装 BGA封装 2 2 2 C54x的引脚功能 TMS320C5402引脚 电源引脚时钟引脚控制引脚地址和数据引脚 串行口引脚主机接口引脚通用I O引脚测试引脚 1 电源引脚 24 双电源供电 CVDD 16 52 68 91 125 142 电压为 1 8V 为CPU内核提供的专用电源 DVDD 4 33 56 75 112 130 电压为 3 3V 为各I O引脚提供的电源 VSS 3 14 34 40 50 57 70 76 93 106 111 128 接地 2 时钟引脚 7 CLKOUT 主时钟输出引脚 周期为CPU的机器周期 CLKMD1 CLKMD2和CLKMD3 设定时钟工作模式引脚 用来硬件配置时钟模式 X2 CLKIN 时钟振荡器引脚 若使用内部时钟 用来外接晶体电路 若使用外部时钟 该引脚接外部时钟输入 X1 时钟振荡器引脚 若使用内部时钟 用来外接晶体电路 若使用外部时钟 该引脚悬空 TOUT 定时器输出引脚 3 控制引脚 19 C5402芯片共有20个地址引脚和16条数据引脚 地址引脚用来寻址外部程序空间 外部数据空间和片外I O空间 A19 A0 可寻址1M的外部程序空间64K外部数据空间64K片外I O空间 4 地址和数据引脚 36 数据引脚 用于在处理器 外部数据存储器 程序存储器和I O器件之间进行16位数据并行传输 D15 D0 组成16位外部数据总线 在下列情况下 D15 D0将呈现高阻状态 C5402器件有两个McBSP串行口 12个外部引脚 BCLKR0 串行口0接收时钟信号 BCLKR1 串行口1接收时钟信号 BCLKX0 串行口0发送时钟信号 BCLKX1 串行口1发送时钟信号 BDR0 串行口0的串行数据接收 BDR1 串行口1的串行数据接收 5 串行口引脚 12 McBSP multi channelbufferserialport多通道缓冲串行口 BDX0 串行口0的串行数据发送 BDX1 串行口1的串行数据发送 BFSR0 串行口0同步接收信号 BFSR1 串行口1同步接收信号 BFSX0 串行口0同步发送信号 BFSX1 串行口1同步发送信号 HD7 HD0 8位双向并行数据线 HCS 片选信号 作为HPI的使能端 HAS 地址选通信号 6 主机接口HPI引脚 19 C5402的HPI接口是一个8位并行口 用来与主设备或主处理器接口 实现DSP与主设备或主处理器间的通信 HDS1 HDS2 数据选通信号 由主机控制HPI数据传输 HBIL 字节识别信号 用来判断主机送来的数据是第1字节还是第2字节 HCNTL0 HCNTL1 用于主机选择所要寻址的寄存器 XF 外部标志输出信号 用来给外部设备发送信号 通过编程设置 控制外设工作 BIO 控制分支转移输入信号 用来监测外设的工作状态 7 通用I O引脚 2 C5402芯片都有2个通用的I O引脚 分别为 8 测试引脚 7 C5402芯片具有符合IEEE1149 1标准的在片仿真接口 JTAG是英文 JointTestActionGroup 联合测试行为组织 9 NC引脚 1 2 12 15 35 36 143 144等 NC NoConnection 第2章TMS320C54x的硬件结构 2 1外部引脚2 2C54 的内部总线结构2 3 C54x的中央处理器2 4 C54x的存储空间结构2 5 C54x的片内外设电路2 6 C54x的系统控制2 7 C54x的外部总线2 8 C54x的主要特性 TMS320C5402 TMS320C54x的组成 中央处理器CPU I O功能扩展接口 内部总线控制 特殊功能寄存器 数据存储器RAM 程序存储器ROM 串行口 主机通信接口HPI 定时系统 中断系统 TMS320C54x的硬件结构图 PAGENDAGEN特殊功能寄存器 系统控制 程序地址生成器 数据地址生成器 CPU 乘法累加器 算术 逻辑运算单元 桶形移位器 比较器 外部存储器接口 外部设备接口 程序存储器数据存储器串行口并行口定时器计数器中断 系统控制接口 PAB PB CAB CB DAB DB EAB EB 2 2 C54x的内部总线结构 TMS320C54x的结构是以8组16位总线为核心 形成了支持高速指令执行的硬件基础 总线结构 1组程序总线PB3组数据总线CB DB EB4组地址总线PAB CAB DAB EAB TMS320C54x的硬件结构图 PAGENDAGEN特殊功能寄存器 系统控制 程序地址生成器 数据地址生成器 CPU 乘法累加器 算术 逻辑运算单元 桶形移位器 比较器 外部存储器接口 外部设备接口 程序存储器数据存储器串行口并行口定时器计数器中断 系统控制接口 PAB PB CAB CB DAB DB EAB EB 1 程序总线PB 主要用来传送取自程序存储器的指令代码和立即操作数 PB总线既可以将程序空间的操作数据 如系数表 送至数据空间的目标地址中 以实现数据移动 也可以将程序空间的操作数据传送乘法器和加法器中 以便执行乘法 累加操作 2 数据总线CB DB和EB 3条数据总线分别与不同功能的内部单元相连接 如 CPU 程序地址产生逻辑PAGEN 数据地址产生逻辑DAGEN 片内外设和数据存储器等 CB和DB用来传送从数据存储器读出的数据 EB用来传送写入存储器的数据 用来提供执行指令所需的地址 3 地址总线PAB CAB DAB和EAB C54x读 写操作占用总线情况 第2章TMS320C54x的硬件结构 2 1外部引脚2 2 C54x的内部总线结构2 3 C54x的中央处理器CPU2 4 C54x的存储空间结构2 5 C54x的片内外设电路2 6 C54x的系统控制2 7 C54x的外部总线2 8 C54x的主要特性 TMS320C54x的组成 中央处理器CPU I O功能扩展接口 内部总线控制 特殊功能寄存器 数据存储器RAM 程序存储器ROM 串行口 主机通信接口HPI 定时系统 中断系统 TMS320C54x的内部硬件结构图 PAGENDAGEN特殊功能寄存器 系统控制 程序地址生成器 数据地址生成器 CPU 乘法累加器 算术 逻辑运算单元 桶形移位器 比较器 外部存储器接口 外部设备接口 程序存储器数据存储器串行口并行口定时器计数器中断 系统控制接口 PAB PB CAB CB DAB DB EAB EB 2 3 C54x的中央处理器CPU CentralProcessingUnit CPU是DSP器件的核心部件 它的性能直接关系到DSP器件的性能 C54x的CPU采用了流水线指令执行结构和相应的并行结构设计 使其能在一个指令周期内 高速地完成多项算术运算 40位算术逻辑运算单元ALU 2个40位的累加器A和B 1个支持16 31位移位范围的桶形移位寄存器 能完成乘法 加法运算的乘法累加器MAC 16位暂存寄存器T 16位转移寄存器TRN 比较 选择 存储单元CSSU 指数译码器 CPU状态和控制寄存器 CPU包括下列基本部件 2 3 1算术逻辑运算单元ALU ArithmeticLogicUnit C54x使用40位的算术逻辑运算单元和2个40位累加器 可完成宽范围的算术逻辑运算 C54x的大多数算术逻辑运算指令都是单周期指令 其运算结果通常自动送入目的累加器A或B 但在执行存储器到存储器的算术逻辑运算指令时 如ADDM ANDM ORM和XORM 其运算结果则存入指令指定的目的存储器 ALU的功能框图 MUX Multiplexer 1 ALU的输入和输出 根据输入源的不同 ALU采用不同的输入方式 1 ALU的X输入源 来自桶形移位寄存器输出的操作数 来自数据总线DB中的操作数 2 ALU的Y输入源 来自累加器A中的数据 来自累加器B中的数据 来自数据总线CB中的操作数 来自T寄存器中的操作数 3 ALU输入数据的预处理 当16位数据存储器操作数通过数据总线DB或CB输入时 ALU将采用两种方式对操作数进行预处理 若数据存储器的16位操作数在低16位时 则 当SXM 0时 高24位 39 16位 用0填充 当SXM 1时 高24位 39 16位 扩展为符号位 若数据存储器的16位操作数在高16位时 则 当SXM 0时 39 32位和15 0位用0填充 当SXM 1时 39 32位扩展为符号位 15 0位置0 ALU的输出为40位运算结果 通常被送至累加器A或B 4 ALU的输出 2 溢出处理 当运算结果发生溢出时 若OVM 0 则对ALU的运算结果不作任何调整 直接送入累加器 若OVM 1 则对ALU的运行结果进行调整 当正向溢出时 将32位最大正数007FFFFFFFH装入累加器 当负向溢出时 将32位最小负数FF80000000H装入累加器 状态寄存器ST0中与目标累加器相关的溢出标志OVA或OVB被置1 3 进位位C 进位位C的功能 用来指明是否有进位发生 用来支持扩展精度的算术运算 可作为分支 调用 返回和条件操作的执行条件 注意 进位位C不受装载累加器操作 逻辑操作 非算术运算和控制指令的影响 可通过寄存器操作指令RSBX和SSBX对其进行置位和复位 4 双16位算术运算 若要将ST1中的C16置位 则ALU进行双16位算术运算 即在一个机器周期内完成两个16位数的算术运算 进行两次16位加法或两次16位减法运算 5 其他控制位 除SXM OVM C C16 OVA OVB外 ALU还有两个控制位 TC 测试 控制标志 位于ST0的12位 ZA ZB 累加器结果为0标志位 2 3 2累加器A和B C54x芯片的累加器A和B不是加法器 是两个独立的40位寄存器 可以作为ALU或MAC的目标寄存器 存放运算结果 也可以作为ALU或MAC的一个输入 在执行并行指令 LD MAC 和一些特殊指令 MIN和MAX 时 两个累加器中的一个用于装载数据 而另一个用于完成运算 1 累加器结构 保护位 AG BG39 32 作为算术计算时的数据位余量 以防止迭代运算中的溢出 高阶位 AH BH31 16 低阶位 AL BL15 0 2 带移位的累加器存储操作 使用STH STL STLM SACCD等指令或并行存储指令 可以把累加器中的内容保存到数据存储器中 先将累加器内容移位 再将高16位存入存储器 右移存储 AG BG 右移AH BH AH BH 存入存储器 左移存儲 AL BL 左移AH BH AH BH 存入存储器 使用STH指令存储累加器内容 使用STL指令存储累加器内容 先将累加器内容移位 再将低16位存入存储器 右移存储 AH BH 右移AL BL AL BL 存入存储器 左移存储 用0左移AL BL AL BL 存入存储器 注意 移位操作是在存储累加器内容的过程中同时完成的 移位操作是在移位寄存器中完成的 累加器的内容保持不变 例2 4 1 累加器A FF01234567H 执行带移位的STH和STL指令后 求暂存器T和A的内容 STHA 8 T A的内容左移8位 AH存入T 01 23 45 67 00 2345 T 2345H A FF01234567H STHA 8 T A的内容右移8位 AH存入T 45 23 01 FF FF FF01 T FF01H A FF01234567H STLA 8 T A的内容左移8位 AL存入T 01 23 45 67 00 6700 T 6700H A FF01234567H STLA 8 T A的内容右移8位 AL存入T 45 23 01 FF FF 2345 T 2345H A FF01234567H 2 3 3桶形移位寄存器 TMS320C54x的40位桶形移位寄存器主要用于累加器或数据区操作数的定标 它能将输入数据进行0 31位的左移和0 16位的右移 所移动的位数可由ST1中的ASM或被指定的暂存器T决定 1 组成框图 多路选择器MUX 符号控制SC 移位寄存器 写选择电路 多路选择器MUX 用来选择输入数据 符号控制SC 用于对输入数据进行符号位扩展 移位寄存器 用来对输入的数据进行定标和移位 写选择电路 用来选择最高有效字和最低有效字 2 桶形移位寄存器的输入 取自DB数据总线的16位输入数据 取自DB和CB扩展数据总线的32位输入数据 来自累加器A或B的40位输入数据 3 桶形移位寄存器的输出 输出至ALU的一个输入端 经写MSW LSW选择电路输出至EB总线 4 桶形移位寄存器的功能 在进行ALU运算之前 对输入数据进行数据定标 对累加器进行算术或逻辑移位 对累加器进行归一化处理 在累加器的内容存入数据存储器之前 对存储数据进行定标 5 桶形移位寄存器的操作 1 控制操作数的符号位扩展 根据SXM位控制操作数进行符号位的扩展 若操作数为有符号数 则 当SXM 1时 完成符号位扩展当SXM 0时 禁止符号位扩展 若操作数为无符号数 则不考虑SXM位 不执行符号位的扩展 如 LDU ADDS和SUBS指令 操作数为无符号数 不进行符号位扩展 2 控制操作数的移位 根据指令中的移位数 控制操作数进行移位操作 移位数用二进制补码表示 正值时完成左移 负值时完成右移 移位数的形式 5位立即数 取值范围 16 15 ST1中的ASM位 取值范围 16 15 暂存器T中的低6位数值 取值范围 16 31 这种移位操作能使CPU完成数据的定标 位提取 扩展算术和溢出保护等操作 例2 4 2 对累加器A执行不同的移位操作 ADDA 4 B A右移4位后加到B中ADDA ASM B A按ASM移位后加到B中 桶形移位寄存器和指数译码器可以将累加器中的数值在一个周期内进行归一化处理 2 3 4乘法 累加单元MAC C54x的乘法 累加单元MAC是由乘法器 加法器 符号控制 小数控制 零检测器 舍入器 饱和逻辑和暂存器几部分组成 MAC单元具有强大的乘法 累加运算功能 可在一个流水线周期内完成1次乘法运算和1次加法运算 在数字滤波 FIR和IIR滤波 以及自相关等运算中 使用乘法 累加运算指令可以大大提高系统的运算速度 1 乘法器 1 乘法器的输入 XM输入 YM输入 取自数据总线DB的数据存储器操作数 来自暂存器T的操作数 来自累加器A的32 16位操作数 来自数据总线DB的数据存储器操作数 来自数据总线CB的数据存储器操作数 来自程序总线PB的程序存储器操作数 来自累加器A的32 16位操作数 乘法器的输出经小数控制电路接至加法器的XA输入端 MAC单元的乘法器能进行有符号数 无符号数以及有符号数与无符号数的乘法运算 2 乘法器的输出 3 乘法器的操作 若是两个有符号数相乘 则在进行乘法运算之前 先对两个16位乘数进行符号位扩展 形成17位有符号数后再进行相乘 扩展的方法 在每个乘数的最高位前增加一个符号位 其值由乘数的最高位决定 即正数为0 负数为1 若是两个无符号数相乘 则在两个16位乘数的最高位前面添加 0 扩展为17位乘数后再进行乘运算 若是有符号数与无符号数相乘 则有符号数在最高位前添加1个符号位 其值由最高位决定 而无符号数在最高位前面添加 0 然后两个操作数相乘 2 专用加法器 在MAC单元中 专用加法器用来完成乘积项的累加运算 专用加法器 加法器零检测器舍入器溢出 饱和逻辑电路 舍入器 用来对运算结果进行舍入处理 即将目标累加器中的内容加上215 然后将累加器的低16位清零 1 加法器的输入XA输入 来自乘法器的输出 YA输入 来自累加器A的操作数 来自累加器B的操作数 2 加法器的输出输出经零检测器 舍入器和溢出 饱和逻辑电路后 将产生的状态标志送入状态寄存器 并将运算结果送入累加器A或B 2 3 5比较 选择和存储单元CSSU C54x的比较 选择和存储单元 CSSU 是一个特殊用途的硬件电路 专门用来完成一些算法 卷积码算法 中的加法 比较 选择 ACS 操作 比较电路COMP 状态转移寄存器TRN 状态比较寄存器TC 多路选择器MUX MUX MUX COMP COMP TRN TRN TC TC 比较 选择和存储单元CSSU 比较电路COMP将累加器A或B的高阶位与低阶位进行比较 比较结果分别送入TRN和TC中 记录比较结果以便程序调试 比较结果输出至写选择电路 选择较大的数据 将选择的数据通过总线EB存入指定的存储单元 工作过程 例如 CMPS指令可以对累加器的高阶位和低阶位进行比较 并选择较大的数存放在指令所指定的存储单元中 指令格式 CMPSA AR1功能 对累加器A的高16位字 AH 和低16位字