基于CPLD的电梯控制器的设计毕业设计论文.doc

1 毕业设计论文毕业设计论文 题目 基于 CPLD 的电梯控制器的设计 2 毕业设计毕业设计 论文论文 中文摘要中文摘要 基于 CPLD 的电梯控制器的设计 摘要 经济的高速发展 微电子技术 计算机技术和自动控制技术也 得到了迅速发展 交流变频调速技术已经进入一个崭新的时代 其应用越 来越广 电梯是现代高层建筑的垂直交通工具 其设计要求稳定性 安全 性及高 随着人们生活水平的不断提高 对电梯的要求的也相应提高 电梯 得到了快速发展 我国国产电梯多为继电器 本次设计的软件控制部分由 Verilog 来实现 研究 分析电梯的逻辑关系 进而实现控制 通过合理 的选择和设计 提高了电梯的控制水平 并改善了电梯运行的舒适感 使 电梯达到了较为理想的控制效果 关键词 电梯 硬件描述语言 编译 仿真 3 毕业设计毕业设计 论文论文 外文摘要外文摘要 TitleTitle CPLD based elevator controller design With the high speed development of economy microelectric technique technology of the computer and automatic control technology have been developed rapidly exchange frequency conversion and adjust speed technology and already enter a brand new era its application is wider and wider The lift is the vertical means of transportation of the modern skyscraper its designing requirement stability security and high Living standard constant to raise with people requisition for lift too corresponding to improve the lift has got the fast development the domestic lift of our country is mostly relay control method the software designed this time is controlled some to realize by Verilog the logic relation of studying analysing the lift and then realize control Through rational choice and design have improved the control level of the lift has improved the comfort that the lift operates make the lift reach the comparatively ideal control result KeywordsKeywords lift Hardware Description Language Compiler Simulator 4 目目 录录 目 录 4 第 1 章 绪 论 5 1 1 概述 6 第 2 章 硬 件 控 制 7 2 1 变频器的工作原理 8 2 2 变频器的基本构成 9 第 3 章 控制系统软件控制回路 11 3 1 控制系统比较 11 3 1 电梯控制回路设计 12 3 2 1 Verilog HDL 及其特点 12 3 2 2 Verilog HDL 的 特 点 13 3 2 3 控制系统 14 3 2 4 紧急停靠模块 17 3 2 5 信号消除控制实现 29 3 2 6 判断响应 31 3 2 7 管脚分配 33 第 4 章 经济效益分析 34 结 论 35 致 谢 36 参考文献 37 附录 38 5 第第 1 章章 绪绪 论论 电梯是标志现代物质文明的垂直运输工具 是机 电一体化的复 杂运输设备 它涉及电子技术 机械工程 电力电子技术 微机技术 电力拖动系统和土建工程等多个科学领域 目前电梯的生产情况和使 用数量已成为一个国家现代化程度的标志之一 随着现代化城市的高 速发展 每天都有大量人流及物流需要输送 为节约用地和适应经贸 事业的发展 一幢幢高楼拔地而起 这些高层建筑的垂直运输是一个 突出问题 与人们的工作和生活紧密相关 目前 我国国产电梯大部分为继电器及 PLC 控制方式 继电器控 制系统性能不稳定 故障率高 大大降低了电梯的舒适性 可靠性和 安全性 经常造成停梯 给乘用人员的生活和工作带来了很多不便 因而传统的电梯控制系统的更新势在必行 PLC 可编程控制器 在 电梯控制中得到了广泛的应用 本次设计尝试用 Verilog HDL 实现电 梯控制 可进行多层次的逻辑设计 也可进行仿真验证 时序分析等 以保证设计的正确 本书主要是根据普通居民住宅楼电梯的控制回路并按居民楼的特 点来设计 本书共分四章 第一章原始材料 第二章电梯的硬件控制 第三章控制系统软件控制设计 第四章经济指标计算 6 1 1 概述概述 现代的居民住宅楼已经向高层发展 电梯也走进了普通居民住宅 楼 本次设计的电梯主要用于居民上 下楼使用 根据居民楼特点选 择参数 每层电梯入口设有上下请求开关 电梯内设有乘客到达层次的停 靠站请求开关 设有电梯所在位置指示装置及电梯运行模式 上升或下降 指示 装置 电梯到达有停靠站的请求的楼层后 经过一秒电梯门打开 开门 指示灯亮 开门四秒后 电梯门关闭 开门指示灯灭 电梯继续运行 直到执行完组后一个请求信号后停靠在当前层 能记忆电梯所有的内外的请求信号 并按照电梯的运行规则次序 响应 每个请求信号保留至执行后消除 电梯的运行规则 当电梯处于上升模式的时候 只响应比电梯所 在位置高的上楼请求信号 有上而下逐个执行 直到最后一个上楼请 求执行完毕 如果高层有下楼请求 则直接到有下楼请求的最高楼接 客 然后便进入下降模式 当电梯处于下降模式时 则与上升到模式 相反 电梯初始状态为层 处在开门状态 开门指示灯亮 设计符合上述功能的多层电梯控制器 各电路模块用仿真的方法验证 并通过仿真波形确认电路设计是 Comment Ol1 请用编号 1 2 3 标明 这样太乱了 7 否正确 第第 2 章章 硬硬 件件 控控 制制 控制系统硬件设计由调速系统设计和 Verilog HDL 控制系统设计 两部分组成 本文主要介绍 Verilog HDL 控制系统的设计 所设计的 电梯为 8 层 由轿厢 曳引机构 开门机构 控制系统等组成 其系 统整体硬件框图如图 2 1 所示 调速系统接收到 Verilog HDL 给出的 速度信号后 控制曳引电机以给定的速度和转向运转 Verilog HDL 控制系统根据现场信号的状态决定发给调速系统速度信号 决定开门 关门 松闸等 并给出相应显示 Comment Ol2 图要有编号 如图 1 8 2 1 变频器的工作原理变频器的工作原理 在交流异步电动机的诸多调速方法中 变频调速的性能最好 调 速范围大 静态稳定性好 运行效率高 采用通用变频器对鼠笼型异 步电动机进行调速控制 由于使用方便 可靠性高并且经济效益显著 所以得到推广 一 变频调速的基本控制方式 异步电动机的同步转速 即旋转磁场的转速为 n1 pn f160 9 式中 n1 同步转速 minr f1 定子频率 Hz np 磁极对数 而异步电动机的轴转速为 n n1 1 s 1 601 s n f p 式中 异步电动机的转差率 改变异步电动机的供电频率 可以改变其同步转速 实现调速运 行 改变其同步转速 实现调速运行 对异步电机进行调速控制时 希望电动机的主磁通保持额定不变 磁通太弱 铁心利用不充分 同样的转子电流下 电磁转矩小 电动 机的负载能力下降 磁通太强 则处于过励磁状态 使励磁电流过大 这就限制了定子电流的负载分量 为使电动机不过热 负载能力也要 下降 异步电动机的气隙磁通 主磁通 是定 转子合成磁势产生的 下面说明怎样才能使气隙磁通保持恒定 由电机理论知道 三相异步电动机定子每相电动势的有效值为 m 1E 1144 4 Nf 式中 定子每相由气隙磁通感应的电动势的方均根值 1EV 定子频率 1f Hz 定子相绕组有效匝数 1N 10 m 每极磁场通量 Wb 由上式可见 m 的值是由和共同决定的 对和进行 1E 1f 1E 1f 适当的控制 就可以使气隙磁场通 m 保持额定不变 2 2 变频器的基本构成变频器的基本构成 变频器分为交 交和交 直 交两种形式 交 交变频器可将工 频交流直接变换成频率 电压均可控制的交流 又称直接式变频器 而交 直 交变频器则是先把工频交流电通过整流器变成直流电 然 后再把直流变换成频率 电压均可能控制的交流电 又称间接式变频 器 我们的目的是研究通用变频器 所以主要研究交 直 交变频器 以下简称变频器 变频器的基本构成如图 2 3 所示 由主回路 包括整流器 中间 直流环节 逆变器 和控制回路组成 图 2 3 变频器的基本构成 11 主回路 是因为异步电动机提供调压 调频电源的电力变换部分 由四部分组成 包括变流器 平滑回路 逆变器和制动回路 其中制 动回路主要用于异步电动机再生制动 当电机快速制动时 需要处理 从电机向逆变器反馈的能量 由制动回路把再生功率消耗掉 以免直 流电压上升 控制回路 为主回路提供 V F 协调控制指令信号的回路 由频率 电压的运算回路 主回路的电压 电流检测回路 控制信号放大的驱动 电路以及逆变器和电动机的保护回路组成 有的变频器还具有速度检 测回路 对于恒负载的调速系统且如果生产机构对调速系统的静 动态性 能要求不高 可以采用转速开环恒压频比 V F C 的控制系统 其 结构简单 成本低 且容易控制 第第 3 章章 控制系统软件控制回路控制系统软件控制回路 随着电子工业的发展 新技术 新产品不断用于电梯控制系统 如无触点半导体逻辑控制晶闸管 俗称可控硅 的应用 继承电路和 数字控制 电脑和机群控制及调频调压技术的应用 拖动系统建华 性能提高等 微电脑 或称微处理机 在电梯控制系统中得到广泛的 应用 从而代替了数量众多的继电器 接触器控制系统 微电脑电梯 12 的特点 运行可靠 故障率低 耗能 控制屏 柜 体积少 从而机房 的面积可相应见小 设备投资费减少 维修方便 采用 VerilogHDL 硬件语言进行电子电路的设计 其特点是以软件工具为核心 通过这些软 件完成产品开发的设计 电路分析 逻辑功能仿真 纠错和验证 自 动布局布线 时序仿真 布线延迟分析 等各项测试工作 最后通过综合 器和适配器生成最终的目标器件 从而实现电子电路的自动化设计 3 1 控制系统比较控制系统比较 在电梯的电气自动控制系统中 逻辑判定起着主要的作用 无论 何种电梯 无论其运行速度有多大 自动化程度有多高 电梯的电气 自动控制系统所要达到的目标是相类同的 也就是要求电器自动控制 系统根据轿内指令信号和各层厅外召唤信号而自动进行逻辑判定 决 定出哪一台电梯接受信号 自动定出那一台电梯的运行方向 并按内 外信号要求通过电器自动控制系统而完成预定的控制目标 3 1 电梯控制回路设计电梯控制回路设计 3 2 1 Verilog HDL 及其特点 电子系统的设计主要有原理图输入法和硬件描述语言设计两种方 式 图形输入法是设计规模较小的电路是经常采用的方法 这种方法 直接把设计的系统用原理图的方式表现出来 具有直观 形象的优点 13 尤其对表现层次结构 模块化结构更为方便 但图形设计方式要求设 计工具提供必要的元件库 以供调用 它适于描述连接关系和接口关 系 不适合描述逻辑功能 同时 如果所设计的系统的规模比较大 或设计软件不能提供设计者所需要的库单元时 这种方法就显得很受 限制了 而且用原理图表示的设计 通用性 可移植性也弱一些 所 以在现代的设计中 越来越多地采用基于硬件描述语言的设计方式 硬件描述语言 HDL Hardware Description Language 是一种用 文本形式来描述和设计电路的语言 设计者可利用 HDL 来描述自己的 设计 然后 EDA 工具进行综合和仿真 最后变为某种目标文件 再利 用 ASIC 或 FPGA 来具体实现 这种设计方法已经被普遍采用 硬件描述语言的发展至今不过 20 年左右的历史 已成功用于系统 开发的各个阶段 设计 综合 仿真 验证等 到 20 世纪 80 年代时 已出现了数 10 种硬件描述语言 他们对设计自动化起了促进和推动的 作用 但是 这些语言一般面向特定的设计领域与层次 而且众多的 语言使用拥护无所适从 因此急需一种面向多领域 多层次 并得到 普遍认同的 HDL 语言 进入 80 年代后期 硬件描述远向着标准化 集成化的方向发展 最终 VHDL 和 Verilog HDL 适应了这种趋势 的要求 先后成为 IEEE 标准 3 2 2 Verilog HDL 的 特 点 Verilog HDL 语言最初是于 1983 年由 Gateway Design Automation 14 公司为其模拟器产品开发的硬件建模语言 那时它只是一种专用语言 由于他们的模拟 仿真器的产品应用广泛使用 Verilog HDL 作为一种 便于使用的且实用的语言逐渐为众多设计者所接受 Verilog HDL 语 言是应用最为广泛的硬件语言之一 可用来进行各种层次的逻辑设计 也可以进行仿真 严整 时序分析等 Verilog HDL 适合算法级 寄 存器传输级 门级和版图级等各个层次的设计和描述 在采用 Verilog HDL 进行设计的时候 由于 Verilog 语言的标准 化 可以很容易地把完成的设计移植到不同厂家的不同中去 用 Verilog HDL 进行设计还具有工艺无关性 这使得工程师在功能设计 逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节 而只需 根据系统设计的要求 施加不同的约束条件 即可设计出实际电路 Comment Ol3 图片位置是否有误 15 图 3 1 控制系统框图 3 2 3 控制系统 实现各个模块的设计是通过 MAX Plus II 来完成的 它是 VerilogHDL 描述语言的工作环境 只有在 MAX Plus II 下才能完成 VerilogHDL 语言的编译与仿真工作 通过波形图能更直观的表达出程 序的工作情况 MAX Plus II 是一个完全集成化 易学易用的可编程 逻辑设计环境 它可以在多平台上运行 其图形界面丰富 加上完整 的 可即使访问的在线文档 是设计人员可以轻松的掌握软件的使用 其开发系统有许多特点 1 界面开放 2 与结构无关 3 丰富的设计库 Comment Ol4 为何在此处插入图 片 图片和这个章节有关吗 16 4 模块化工具 5 硬件描述语言 MAX Plus II 软件支持各种 HDL 设计 输入选项 包括 VHDL Verilog HDL 和 Altera 公司的 AHDL 这次 的设计应用的为 Verilog HDL 其程序流程图如下 下面就来介绍一下 MAX Plus II 的操作 17 基于 MAX Plus II 软件的 Verilog 设计步骤大致如下所示 1 建立设计项目 创建设计文件 2 输入设计文本并保存 3 对 HDL 文件进行编译 检查句法错误并修改 4 进行功能仿真 如有错误 则修改源文件 5 对设计指定器件并适配 6 进行时序仿真 如有错误 修改源文件 7 若以上步骤全通过的话 可进行下载或其他操作 先打来 MAX Plus II 软件 然后在菜单栏中 选择 File 接着 点 New 会出现一个对话框 该对话框中有四个选项 分别是原理 图形式 编辑文件形式 文本形式 波形形式 编程是在文本形式下 完成的 所以选中文本形式 点击 OK 键 如图 3 2 所示 图 3 2 18 选择第三个 Text Editor file 进行文本输入 建立文本形式后 就 可以进行编程了 编程时要注意避免错误 VerilogHDL 的程序如下 3 2 4 紧急停靠模块 Module jinji clk xf fl door o1 o2 o3 o4 o5 o6 o7 o8 input clk xf output o1 o2 o3 o4 o5 o6 o7 o8 door output 3 0 fl reg o1 o2 o3 o4 o5 o6 o7 o8 door nf reg 3 0 fl always posedge clk begin if xf nf 1 if nf begin if fl 4 b0001 begin door 1 nf 0 end else begin 19 fl fl 1 door 0 o1 o2 o3 o4 o5 o6 o7 o8 o1 o2 o3 o4 o5 o6 o7 o8 将所有的结点都移右边的框中 再点击 OK 所有的结点就 都移至波形仿真环境下了 如图 3 9 所示 24 图 3 8 图 3 9 当所有的结点都导入后 根据程序中的要求 将输入结点进行赋 值 点击下图所示中的 可以对输入结点进行时钟赋值 起始值 25 可以自己设定 是进行任意赋值 还有其他的图标 可根据 需要来选择 所有输入结点都赋值后 点击 MAX Plus II 中的 Simulator 进行仿真 会出现如图 3 10 所示 点击 Start 进行仿 真 无错误后会有图 3 11 所示 图 3 10 26 图 3 11 点击 Open SCF 就会出现仿真图了 如图 3 12 所示 图 3 12 当紧急按钮按下 电梯门立即关闭楼层显示信号一直从当前楼层 依次降到一楼 程序直到电梯运行到一楼为止 在此期间其他的呼叫 均不响应 完成上述过程后进行器件创建 点击菜单 File Create Default Symbol 如图 3 13 所示 27 图 3 13 生成如下 3 2 4 主控模块的设计 此部分模块包括请求输入模块 主控模块 移位寄存显示模块和 楼层显示几部分 其控制器系统框图如图 3 14 所示 28 图 3 14 此部分的 Verilog HDL 的程序如下所示 module lift clk d1 d2 d3 d4 d5 d6 d7 d8 door f1 input clk d1 d2 d3 d4 d5 d6 d7 d8 output o1 o2 o3 o4 o5 o6 o7 o8 door f1 reg o1 o2 o3 o4 o5 o6 o7 o8 door up down reg 8 1 des reg 2 0 count reg 3 0 low high f1 clk 时钟信号 d1 d2 d3 d4 d5 d6 d7 d8 楼层请求信号 o1 o2 o3 o4 o5 o6 o7 o8 楼层及请求信号状态显示 door 开门指示信号 f1 送数码管显示的当前楼层数 以上为定义此模块的输入 输出以及内部传递信号 1 请求模块 在请求信号输入模块中 设置 8 个开关电平信号 d1 d2 d3 d4 d5 d6 d7 d8 表示 8 个楼层的请求信号 每次最 多允许两个信号同时请求 并实现呼叫信号记忆 if d1 begin des 1 1 low 4 b0000 low 1 end if d2 begin 29 des 2 1 if high 2end if d3 begin des 3 1 if high 3end if d4 begin des 4 1 if high 4end if d5 begin des 5 1 if high 5end if d6 begin des 6 1 if high 6end if d7 begin des 7 1 if high 7end if d8 begin des 8 1 if high 8 high 8 end 2 关门时间控制 电梯开门 5s 后 电梯门自动关闭 电梯继续运行 程序如下 30 if count 3 b101 begin count 0 door 0 if low f1 low 4 b0000 if high f1 high 4 b0000 end else if count 0 begin count count 1 door 1 实现电梯开门 5s 后自动关门控制 3 2 5 信号消除控制实现 if o1 des 1 0 end 31 else if o2 des 2 0 end else if o3 des 3 0 end else if o4 des 4 0 end else if o5 des 5 0 end else if o6 des 6 0 end else if o7 des 7 0 end else if o8 else downf1 up 1 end 整体进行编译 仿真后 实现功能为 用 8 个 LED 显示电梯行进 过程 并有数码管显示电梯当前所在的楼层位置 在每层电梯的入口 处设有请求按钮开关 请求按钮按下 则相应楼层的 LED 亮 用 CLK 脉冲控制电梯用动 每来一个 CLK 脉冲电梯升 降 一层 电 梯到达有请求的楼层后 该层的指示灯灭 电梯门自动打开 开门指 示灯亮 开门 5s 后 电梯门自动关闭 电梯继续运行 控制电梯电 路能记忆所有楼层请求信号 并按如下运行规则依次响应 运行过程 中 先响应最早的请求 再响应后续的请求 如果无其他请求 则停 留在当前层 如果有两个同时请求信号 则判断请求信号离当前层的 距离 先响应距离近的请求 再响应较远的请求 每个请求信号保留 至执行后清除 仿真波形如下 34 3 2 7 管脚分配 仿镇真模拟正确后 就可以准备下载至 PLD 芯片惊醒硬件验证 下载前要进行管脚分配 启动 MAX Plus II 的 Floorplan Editor 菜 单 则显示该设计项目的信号列表和目标芯片的管脚 在 MAX Plus II 中 管脚分配有自动和手动两种方式 自动方式由软件自动完成管 脚分配 手动方式则由用户自己完成管脚分配 35 第第 4 章章 经济效益分析经济效益分析 目前电梯已经成为人们生产生活所必不可少的工具 本设计采用 Verilog HDL 控制来代替继电器控制及 PLC 的控制 此控制系统在设 计 安装 调试和维修等方面 不仅减少了工作量 而且减少了开支 缩减了成本 效益更高 设计者只需有 MAX Plus II 软件 便可实现从文本输入到管脚分 配的全过程 而采用 Verilog HDL 硬件语言进行电子电路的设计 其特 点是以软件工具为核心 通过这些软件完成产品开发的设计 电路分析 逻辑功能仿真 纠错和验证 自动布局布线 时序仿真 布线延迟分 析 等各项测试工作 最后可通过综合器和适配器生成最终的目标器件 从而实现电子电路的自动化设计 所做出的程序均可通过电脑先进行 调试 仿真 通过仿真波形图可以分析出是否达到预计要求所要实现 的功能 模拟调试好后再进行安装 运行 大大提高了其安全性 这 样实现安全又快速方便 大大缩短了设计的中期和调试周期 也节省 36 了一些意外损失所带来的伤害及不必要的开支 通过仿真波形可以清 楚的看出是否实现了预计要求的功能 帮助查缺补漏 提高了检修的 速度 减少故障损失 并且 Verilog HDL 语言早在 1983 年就已经推出 至今已经有 20 多年的应用历史了 拥有着广泛的设计群体 相应的随 着不断的使用也意味着其功能也越来越完善 并且它的语法结构自由 也相对容易掌握一些 可以使使用者集中精力于设计工作中 而不必 花费太多的时间在语言和语法的学习上 综合上述来说 控制经济指标得到了提高 结结 论论 通过这几个月的毕业设计 学习了实现电梯控制系统的组成结构 及原理和 VerilogHDL 硬件描述语言的基本原理及应用 系统各个模 块的功能以及系统的扩展等知识 根据设计题目查找所要用到的资料 之后来确定具体的设计方案 以及所需的软 硬件 根据系统的需求 来了解这些器件的具体功能 和某些参数 如何使用及其作用 本次设计用 Verilog HDL 来实现电 梯的软件控制系统部分 这是我初次接触这门语言 通过此次设计对 该门语言有了概略的了解 Verilog HDL 语言是应用最为广泛的硬件语言之一 可用来进行 各种层次的逻辑设计 也可以进行仿真 严整 时序分析等 Verilog HDL 适合算法级 寄存器传输级 门级和版图级等各个层次的设计和 37 描述 其功能强大 使用方便 只可惜时间有限 学的只是皮毛 此 次设计只是实现了一些比较简单的电梯控制逻辑关系 但通过设计我 的知识领域得到了进一步的扩展 专业技能得到了进一步的提高同时 增强了分析和解决工程实际的综合能力 另外 也培养了自己严肃认 真的科学态度和严谨求实的工作作风 此次设计让我真实感受到了理论联系实际的重要性 要想真 正的把所学的知识应用到实际的生产 生活中 还真的不是一件容易 的事情 要考虑的问题 要做的事情太多 也非常复杂 要真正理清 事物之间的复杂的逻辑关系 自己要学的知识真的是太多太多了 难 怪老话有 活到老 学到老 之说 今后还要在学习工作中不断充实 自己 致致 谢谢 本次设计是在我的指导老师李立早指导和关心下完成的 这几个 月 无论是在学习还是日常生活中 导师都给我很大的帮助和鼓励 特别是在毕业设计上遇到的种种困难有退缩的想法的时候 在此 我 表示由衷的感谢 导师渊博的学识 严谨的治学态度和一丝不苟的工 作作风 令我深感佩服 受益非浅 在此 同时感谢在我工作学习中 给予帮助的各位领导和老师 感谢在毕业设计中给我很多帮助的同学 们 最后 对各位专家 老师审阅我的论文深表感谢 并渴望给予批 38 评指正 参考文献参考文献 1 陈家盛 电梯结构原理及安装维修 北京 机械工业出版社 2003 4 13 2 李秧耕 何乔治 何峰 电梯基本原理及安装维修全书 北京 机械 工业出版社 2003 98 106 3 王金明 徐志军 Verilog HDL 程序设计教程 北京 人民邮电出 版社 2004 78 90 4 袁俊泉 孙敏琪 曹瑞 Verilog HDL 数字系统设计及其应用 西安 西安电子科技大学出版社 2002 5 杜建国 Verilog HDL 硬件描述语言 北京 国防工业出版社 2004 34 45 6 路而红 专用集成电路设计与电子设计自动化 北京 清华大学出 版社 2004 7 林明权 VHDL 数字控制系统设计范例 北京 电子工业出版社 2003 8 肖工赠 蒋胜泉 VVVF 变频器在电梯系统改造中的应用 华东 地质学院学报 2000 第 23 卷第 3 期 39 9 李国丽 朱维勇 栾铭 EDA 与数字系统设计 北京 机械工业出版 社 2004 24 31 10 J Bhasker Verilog HDL 综合使用教程 北京 清华大学出版社 附录附录 电梯控制器 信号定义 clk 时钟信号 d1 d2 d3 d4 d5 d6 d7 d8 楼层请求信号 o1 o2 o3 o4 o5 o6 o7 o8 楼层及请求信号状态显示 door 开门指示信号 f1 送数码管显示的当前楼层数 module lift clk d1 d2 d3 d4 d5 d6 d7 d8 door f1 input clk d1 d2 d3 d4 d5 d6 d7 d8 output o1 o2 o3 o4 o5 o6 o7 o8 door f1 reg o1 o2 o3 o4 o5 o6 o7 o8 door up down reg 8 1 des reg 2 0 count reg 3 0 low high f1 always posedge clk 40 begin if d1 begin des 1 1 low 4 b0000 low 1 end if d2 begin des 2 1 if high 2end if d3 begin des 3 1 if high 3end if d4 begin des 4 1 if high 4end if d5 begin des 5 1 if high 5end if d6 begin des 6 1 if high 6end if d7 begin des 7 1 if high 7end 41 if d8 begin des 8 1 if high 8 high 8 end if o1 o2 o3 o4 o5 o6 o7 o8 8 b00000000 begin o1 o2 o3 o4 o5 o6 o7 o8 8 b10000000 f1 1 end else if count 3 b101 begin count 0 door 0 if low f1 low 4 b0000 if high f1 high 4 b0000 end else if count 0 begin count count 1 door 1 end 42 else if o1 des 1 0 end else if o2 des 2 0 end else if o3 des 3 0 end else if o4 des 4 0 end else if o5 des 5 0 end else if o6 des 6 0 end else if o7 des 7 0 end else if o8 des 8 0 end else if up begin 44 if f1 high begin o1 o2 o3 o4 o5 o6 o7 o8 1 f1 f1 1 end else uplow f1 f1 1 e