集成电路经典必读1DICE单元.docx

亚微米CMOS的翻转加固存储器设计T. Calinl, M. Nicolaidisl, R. Velazco2摘要一种新的设计技术被提出用于对辐照诱发的单粒子翻转不敏感的存储元件。这种技术适合于实现在高密度ASIC和使用亚微米CMOS技术的静态RAM。1、 引言在空间应用中使用的大多数LSI电路是使用CMOS工艺制造的。 这是由于它们的一般特性：高集成度，低功耗和高抗噪声性。 在空间辐射环境中工作的CMOS IC经受三种主要的瞬态辐射效应：单粒子闭锁，由于累积辐照量和单粒子翻转引起的性能退化。辐射诱导的硅CMOS电路中的瞬态效应基本上是导致电流直接电离的电荷收集和传输现象11.收集的电荷可能在短时间间隔内不经意地改变内部节点电压电路。 这些瞬变可以改变数字和模拟电路中的MOS晶体管的电性能。 结果，它们可能导致存储在存储器单元中的信息的丢失，随后系统异常运行和永久电路损坏。使用一些现有的商用CMOS技术（例如，bulk-epi工艺）可以将闭锁和总辐照剂量效应降低到可接受的水平2。单粒子翻转（SEU）反应辐射诱发的危害，这在航天应用中是最难避免的，特别是在高密度亚微米CMOS IC中。 实验结果表明，在能够产生翻转的敏感节点处收集的临界电荷随特征尺寸的平方减小。 这种依赖性对于诸如双极，CMOS /体，CMOS / SOI或GaAs的各种技术是类似的。 为了确保其对于亚微米CMOS技术的有效性，现有的SEU加固设计技术（例如，电阻或电容加固）引起性能的不可接受的降级。系统级设计加固解决方案也可用于实现翻转容忍。对于实例，用于错误检测和校正（EDAC）的编码技术可以用于高容量存储器阵列5 - 7 。专用EDAC处理器周期性地“擦除”整个存储器以校正所有单字节错误。 EDAC处理器对相同存储器字的两次连续存取之间的时间间隔定义了最大错误延迟时间。可以采用当前电流监测技术用于缩减检以减少时间关键应用中的错误等待时间7。这些解决方案允许使用高密度CMOS VLSI电路内置的抗干扰性特性。包括存储单元复制和多数表决的三重模块冗余（TMR）技术可以顺序地应用于触发器和寄存器随机逻辑。然而，这些SEU加固方法增加了系统级开销和功耗。此外，对于其中一些，错误容忍可能因此而丧失随着错误延迟。实际上，容忍第一翻转，但是在第二翻转的后续发生之前，受影响的元件可能不被恢复的状态，因此系统易受相关双重错误的影响。可以开发电路级别的设计加固技术以实现对翻转的免疫。 它们可以避免系统设计加固解决方案的错误延迟和性能损失。 这些技术基于存储锁存器复制和使用 - 恢复反馈电路8- 11，其比TMR电路更多地起作用并且导致更低的延迟。它们可以代表在亚微米CMOS设计中实现翻转免疫的可行的替代方案。 不幸的是，基于锁存器复制和反馈的翻转免疫存储单元具有几个缺点，使得它们不适用于高密度电路架构：高面积开销，高功率耗散（由于使用NMOS和/或PMOS反相器，具有固有的高泄漏电流）和临界比例晶体管尺寸，以实现翻转免疫。在本文中，我们提出一种称为双联互锁存储单元（DICE）的新型存储单元设计，实现了翻转免疫，避免了前面提到的缺点。所提出的单元对晶体管尺寸没有特别的限制，因此它没有证明对比例设计的总辐照剂量的高灵敏度。 与用于CMOS静态RAM单元和顺序逻辑元件（锁存器，触发器，寄存器等）的其它逻辑设计加固技术相比，其具有较低的面积开销。新的单元适合于替代在CMOS ASIC中的逻辑块内分布的锁存器和触发器，以使它们容忍干扰。它也可以用于实现SE加固的静态RAM，用于实现可靠的SEU抗扰性优于复制存储器单元的尺寸的成本的应用，这部分RAM存储容量。2、 翻转免疫存储单元设计逻辑/电路级设计加固技术确保对单个节点翻转的抗扰性，而不仅仅是相对于其他SEU容忍的相对改善，像（电阻或电容）设计加固技术。 它们还具有与标准CMOS技术完全兼容的主要优点。电路级加固存储单元的通用框图如图1所示。两个基本概念用于使用常规CMOS工艺设计SEU免疫存储单元。 首先，存储器电路中的冗余在SEU之后维持未损坏数据的源。 这通过使用存储相同数据的两个特别设计的锁存部分L1和L2来获得。 第二，未损坏部分中的数据提供特定的“状态恢复”反馈以恢复损坏的数据。 在图1中，每个锁存部分的差分输出OA，OB连接到相对的双锁存部分的差分反馈输入IA，IB。先前发表的实现上述原理的逻辑/电路加固存储单元设计组合用于翻转加固的三种主要技术：使用用于L1或/和L2实现的NMOS或PMOS冗余锁存器，使用单晶体管反馈环路以获得状态 - 相关的有源反馈电路以及使用比例反相器来避免瞬态脉冲传播。这些技术在图2 8的翻转免疫存储单元中简要示出。包含PMOS从锁存器P3 . P8的6晶体管电路P5 . P8被添加到标准6晶体管CMOS存储单元。从锁存器可以在写访问周期结束时通过主单元写入。当不活动时，时钟信号CK通过将晶体管P5和P6的公共漏极端子连接到接地来验证用于冗余数据保持的从锁存器的操作（即，当存储器单元未被访问时）。晶体管P3-P4动作作为到主存储锁存器的状态恢复反馈电路。 PMOS从锁存器的使用避免了在其内部节点处产生负的翻转脉冲，因为其仅具有VDD参考的反向偏置（即，敏感）漏极结。由在其一个节点处的粒子撞击引起的正的翻转脉冲不会恢复锁存器的逻辑状态，因为它阻塞了交叉耦合反馈电路的PMOS晶体管，从而节省了相对节点处的逻辑状态。反馈回路晶体管P3-P4在发生翻转瞬变时加强主存储单元的逻辑状态，并且不会传播在从锁存器上产生的正脉冲，从而确保对翻转的免疫。由于相同的原因，主锁存器中（即，P1或P2晶体管的漏极上）的正向翻转脉冲将不通过晶体管P5-P6传播到从锁存器。如果晶体管P5和P6与P7和P8相比较弱，发生在晶体管N1 . N4的漏极上的负翻转脉冲将不会传播通过P5-P6晶体管以恢复从单元。 对晶体管尺寸比的相应约束为了实现扰动免疫可以写为这不仅必须确保电源电压，温度和统计过程参数的最坏情况变化，而且还确保总剂量对晶体管参数的影响。图2中的电路，由于使用PMOS反相器锁存器和时钟线的高电流负载而对存储器单元增加显着的功率耗散，因此影响单元存取时间。由于PMOS和NMOS锁存器显着增加功率耗散并引入降低的逻辑电平，所以在我们开发设计翻转加固中将不考虑它们的使用。 还将避免使用比例反相器来避免翻转脉冲传播的技术，因为它们可能由于累积的总剂量效应逐渐地减弱抗扰性，扰乱传播。翻转加固单元设计将完全依赖于单个晶体管反馈回路，使用创新的锁存架构。3、 双联互锁存储单元使用新的4节点冗余结构的新的翻转免疫存储单元设计如图3所示。 它采用两个常规交叉耦合（水平）反相器锁存结构No-P1和N2-P3，通过双向反馈（垂直）反相器NI-P2和N3-Po连接。 四个节点X 0 . X 3使用传输门用于写入或读取操作将数据存储为同时访问的两对互补值（即，1010或0101）。 该结构动态地实现图1中的通用原理图的原理。 它依赖于双节点反馈控制的附加原理，以实现对扰动的免疫。这意味着该单元的四个节点中的每一个的逻辑状态由位于相对对角线上的两个相邻节点控制。每个对角线上的两个节点不直接依赖于另一个，它们的状态由另一个对角线的两个节点控制。节点Xi（i = 0 . 3）控制对角线上的两个互补节点X i - 1，.和Xi + 1，这里下标被认为是模4数。这通过使用通过Ni - 1和Pi + 1晶体管的单晶体管，互补反馈控制连接来完成。在图3中的示意图中表示的反相器符号。 实际上是P型或N型晶体管，如由相应的索引字母标记的。它们形成两个相反的反馈环路，顺时针P晶体管环路，P 0 . P3，以及逆时针N晶体管环路，N 3 . No。如果我们将逻辑状态O视为x 0 -x 3 = 010 1 ，由晶体管No-P1和N2-P3形成的水平反相器环路导通，形成在它们的节点处存储相同数据的两个锁存器Xo-X1和X2-X3。垂直反相器的晶体管对N1-P2和N3-Po被阻断。它们执行反馈互锁功能，将两个水平锁存器彼此隔离。对于逻辑状态1，x 0 . x 3 = 1O 1 0，并且垂直反相器对N 1 P2.N 3-P 0导通，执行锁存功能。水平晶体管对No-P1，N2-P3被阻断并执行反馈互锁功能，将两个垂直锁存器彼此隔离。在任意选择的敏感节点Xi（i = Q . 3）处的负翻转脉冲将可能通过P晶体管反馈PI + 1在节点Xi+1处引起正脉冲扰动。 然而，它不能影响存储在节点Xi-1处的相同逻辑状态，因为反馈晶体管N i-1将被节点X i处的负翻转脉冲阻塞。 在节点X i + 1处的传播的正扰动将不会进一步通过晶体管P1 + 2传输。 节点Xi-1，Xi + 2因此被隔离并且保持它们的逻辑状态不受影响。因此，逻辑改变仅在两个节点X i，X i + 1被暂时地引发。 由于通过晶体管Pi和Ni +1的其它两个节点Xi-1，Xi+2确保的状态增强反馈，在扰动瞬变之后移除该扰动。可以对节点X i处的正瞬态翻转脉冲进行类似的分析。 节点Xi处的正扰动将通过晶体管Ni-1影响节点X i-1。 节点X1 + 1，, xi + 2将电容性地保存它们的状态，并且将通过晶体管Ni和pi + 1在两个扰动节点处恢复正确的逻辑状态。 DICE存储单元的晶体管级示意图如图4所示。应当注意，如果存储相同逻辑状态的单元（即，节点X 0 X2或节点X 1 -X 3）的两个同时敏感的节点可能由于单个粒子撞击的影响而被翻转， 免疫力丧失并且单元翻转。 如果由同时敏感的节点对占据的晶体管漏极区域在单元的布局上隔开，则可以使该事件发生的概率非常低，使得不能在两个节点处同时收集临界电荷量以使单元翻转。这种分析正式表明，无论是在扰动节点收集的电荷，单元恢复其初始状态。电模拟也用于说明这种情况。它们表明恢复过程非常快（远小于1us）。这是因为恢复反馈功能嵌入在锁存器结构中，而不需要添加过大的反馈晶体管。该反馈在存储单元的空闲状态和读/写操作期间都是有效的。通过双节点反馈互连的附加金属线布线仅将小的增加添加到单元节点电容。它们对电路性能和恢复时间的影响的估计已经在SRAM原型上使用来自AMS的1.2um，两个金属线CMOS / epi工艺来进行。添加的金属线对延迟的贡献小于3。图5和图6所示的spice模拟结果。示出了在50mA振幅，50ps上升时间和200ps衰减时间的正和负三角形翻转脉冲的四个单元节点处的信号波形。在节点处注入的等效电荷为5pC。4、 存储阵列配置先前在图4中描述和呈现的12晶体管DICE存储器单元实现。 与标准6晶体管静态RAM单元相比具有接近loo的面积开销。 它没有静态功耗，但是需要增加字线驱动能力，因此动态功耗的增加很小。 需要额外的设计更改来适应字线布线，写缓冲器驱动能力和列传输栅极宽度以满足增加的负载要求。 当在具有三个金属层和堆叠触点（如通常用于复杂亚微米设计的那些）的高互连密度技术中实现时，单元内添加的连接性将占据显着较低的面积，并且开销可以降低接近70。 这通过保持最小并因此减小外部互连的面积来获得。 这个成本数据是完全可接受的，以便获得对翻转的完全免疫。由于其在现有RAM架构中的简单和可靠的实现，可以获得显着的成本节约。在存储器列中的两个相邻CMOS SRAM单元标准，现有设计可以通过简单地重新布线内部反馈互连而直接转换为DICE单元，而不改变晶体管尺寸。使用这种技术，我们在很短的时间内将嵌入式SRAM块设计转换为DICE单元结构。所获得的存储器阵列的动态性能不受改变的影响，条件是将使用至少双电流能力来驱动DICE字线。使用在两个预先存在的字线驱动器的面积约束内安装的增强的字线驱动器，这是容易可行的。对于其他改变需要解码器逻辑，以便将其寻址空间减半并且增强字线驱动器的驱动能力。一个简单可靠的解码器已经开发了基于LSB地址输入抑制的转换算法。1Kx8 SRAM电路原型设计采用1.2um双金属CMOS / epi技术。与单单元布局的面积比较可以在图7中看到。 DICE单元面积为980m2，所涉及的开销为91。 原型已经加工，将用不同能量的颗粒进行硬度评估测试。它还将使用高能量脉冲激光激发来激励。5、 DICE锁存设计使用DICE存储单元的紧凑锁存器配置在图8中示出。 它可以用作边沿触发的触发器电路中的主部分和从部分，允许优化其工作速度，功耗和硅面积。 锁存电路使用弱反馈反相器N1-P1，N3-P3以减少动态功率耗散和开关速度降级，并且可以在应用中通过输入和输出缓冲器互连。或者，钟控反相器可用于进一步降低功耗。时钟反相器锁存器配置如图9所示。6、 总结提出了一种新的翻转免疫存储单元设计，以使用标准的商业亚微米CMOS工艺实