格雷码 二进制码转换

格雷码变换电路 1 用组合电路设计4位格雷码 二进制码变换电路 2 学习利用原理图输入法和VHDL语言设计简单逻辑电路的方法 实验目的 1 采用原理图输入方法和VHDL语言设计4位格雷码 二进制码变换电路 2 建立仿真文件对该电路进行功能仿真 3 将该电路下载至实验箱验证其逻辑功能 实验内容 实验原理 格雷码变换电路 如何编组 如何编组 输入组名 如何设置数据类型 如何设置数据类型 如何生成模块 工程的顶层设计实体名一定要和设计文件中的实体名匹配 练习 VHDL语言描述4为二进制转换为格雷码的电路 观察输入输出波形 编译无误后下载到实验箱进行验证 注意 VHDL对大小写不敏感 和 中的内容除外 libraryieee useieee std logic 1164 all entityg to bisport g1 g2 g3 g4 instd logic b1 b2 b3 b4 bufferstd logic endg to b architecturerhlofg to bisbeginb4 g4 b3 b4xorg3 b2 b3xorg2 b1 b2xorg1 endrhl VHDL语言的基本结构 VHDL硬件描述语言基础 电路的表达式未知或者很难用得到电路的表达式 std logic vector 标准逻辑位矢量 位矢量必须注明位宽 标准逻辑位矢量 port a instd logic vector 1downto0 例 libraryieee useieee std logic 1164 all 使用这两种数据类型必须有两条声明语句 case when语句 case when语句根据条件表达式的值执行一组顺序语句 其格式如下 case条件表达式iswhen条件表达式的值 一组顺序语句 when条件表达式的值 一组顺序语句 endcase 说明 case when语句中条件表达式的值必须列举穷尽 而且不能重复 条件句中的 不是操作符 只相当于 THEN 作用 不能穷尽的表达式用others表示whenothers 一组顺序语句 case when语句是无序的 所有条件表达式的值并行处理 由于case属于顺序语句 在VHDL中顺序语句只能存在与进程中 VHDL常用基本语句 进程语句 进程主要用于描述顺序语句 其格式如下 标记 process 敏感信号表 变量声明语句 begin 顺序语句endprocess 敏感信号 包括端口信号 指那些值发生改变后能引起进程语句执行的信号 当敏感信号发生改变时 进程启动 begin和end之间的语句从上到下顺序执行一次 然后返回进程语句开始 等待下一次敏感信号的变化 因此进程语句有两种状态 等待状态和执行状态 libraryieee useieee std logic 1164 all entityand gateisport a instd logic vector 1downto0 y outstd logic endand gate architecturerhlofand gateisbeginprocess a begincaseaiswhen 00 yyyyy X endcase endprocess endrhl 例3 case when语句 标准逻辑位矢量表示有两个输入端a0和a1 其他情况为不定状态 进程中a为敏感信号 当a的值发生变化时执行case中的顺序语句 当a0为0 a1为0时 输出y为0 结束case语句 结束进程语句 libraryieee useieee std logic 1164 all entityg to bisport g instd logic vector 4downto1 b outstd logic vector endg to b 例3 case when语句 标准逻辑位矢量表示有4个输入端g4 g3 g2 g1 其他情况为不定状态 进程中a为敏感信号 当a的值发生变化时执行case中的顺序语句 当g为0000时 b为0000 结束case语句 结束进程语句 architecturerhlofg to bisbeginprocess g begincasegiswhen 0000 bbbbbbbbbbbbbbby X endcase endprocess endrhl 电路的表达式已知 如果是20位的格雷码转换为20位的二进制码 由于表达式非常相似