IIR滤波器的FPGA设计PPT课件

1 IIR滤波器的高效率设计 2 2 2 Contents 研究背景IIR滤波器的原理VerilogHDL设计Quartus 时序仿真FPGA设计及验证结论 3 3 3 研究目的 随着社会经济的飞速发展 科技的进步 人们对滤波器的了解在不断的加深 对此的研究也在不断的进步当中 研究意义 数字滤波器在各种数字信号处理中发挥着十分重要的作用 以硬件描述语言设计电路 烧至FPGA测试 是现代技术主流 主要研究内容 IIR滤波器的原理及结构 基于VerilogHDL语言对IIR滤波器设计 使用FPGA进行仿真验证 研究背景 4 4 实现数字滤波的核心器件 是通过一定的运算关系改变输入信号所含频率成分的相对比例或者滤除某些频率成分 达到提取和加强信号中的有用成分 削弱无用的干扰成分的目的的 数字滤波器 数字滤波器 数字滤波器的分类 数字滤波器按照其冲激响应函数的时域特性 可分为无限长冲激响 infiniteimpulseresponse IIR 滤波器和有限长冲激响应 finiteimpulseResponse FIR 滤波器 5 5 在满足相同指标下 IIR数字滤波器因具有结构简单 占用存储空间少 运算速度快 较高的计算精度和能够用较低的阶数实现 较好的选频特性等特点 在不要求严格线性相位的情况下 IIR滤波器的应用相当广泛 IIR滤波器 IIR滤波器 IIR InfiniteImpulseResponse 又名 无限脉冲响应数字滤波器 或 递归滤波器 IIR滤波器 6 IIR滤波器的设计方法 IIR IIR滤波器又名递归滤波器 顾名思义 具有反馈 一般认为具有无限的脉冲响应 系统传递函数为 7 IIR滤波器的设计方法 a 0 a 1 a 2 a M b N z 1 b 2 z 1 b 1 z 1 z 1 z 1 z 1 x n x n 1 x n 2 x n M y n y n 1 y n 2 y n N IIR IIR滤波器的结构图 反馈环路 前馈环路 8 8 脉冲响应不变法 存在频谱混叠现象 双线性不变法 会出现相位失真 高效率设计 引入ROM 采用ROM查找表方法可以避免使用硬件乘法器 可以根据不同的要求在不同规模的FPGA上加以实现 IIR滤波器的设计方法 9 IIR滤波器的设计方法 模拟滤波器系统函数 进行拉普拉氏反变换 脉冲响应变换法 10 IIR滤波器的设计方法 数字积分器的系统函数即一般模拟滤波器基本单元得到与其性能相近的数字滤波器 s与z之间的关系 双线性变换 给定H s 将上式带入即可 11 11 IIR滤波器的VerilogHDL设计 1 主程序 moduleIIR W En Data out clock reset input 3 0 W inputEn output 17 0 Data out reg 15 0 Y wire 59 0 rom out1 wire 59 0 rom out2 inputclock reset reg 7 0 Samples in 1 8 reg 7 0 Samples out 1 8 wire 17 0 Data feedforward wire 17 0 Data feedback integerk dec4to16dec W En Y rom1rom1 Y rom out1 rom2rom2 Y rom out2 assignData feedforward rom out1 5 0 Y 13 6 rom out1 11 6 Samples in 1 rom out1 17 12 Samples in 2 rom out1 23 18 Samples in 3 rom out1 29 24 Samples in 4 rom out1 35 30 Samples in 5 rom out1 41 36 Samples in 6 rom out1 47 42 Samples in 7 rom out1 53 48 Samples in 8 12 12 IIR滤波器的VerilogHDL设计 2 assignData feedback rom out2 5 0 Samples out 1 rom out2 11 6 Samples out 2 rom out2 17 12 Samples out 3 rom out2 23 18 Samples out 4 rom out2 29 24 Samples out 5 rom out2 35 30 Samples out 6 rom out2 41 36 Samples out 7 rom out2 47 42 Samples out 8 assignData out Data feedforward Data feedback always posedgeclock if reset 1 for k 1 k 8 k k 1 beginSamples in k 0 Samples out k 0 endelsebeginSamples in 1 Y 13 6 Samples out 1 Data out for k 2 k 8 k k 1 beginSamples in k Samples in k 1 Samples out k Samples out k 1 endendendmodule 13 13 IIR滤波器的VerilogHDL设计 3 译码器子程序 moduledec4to16 W En Y input 3 0 W inputEn outputreg 15 0 Y always W En beginif En 0 Y 16 b0000000000000000 else case W 0 Y 16 b0000000000000001 1 Y 16 b0000000000000010 2 Y 16 b0000000000000100 3 Y 16 b0000000000001000 4 Y 16 b0000000000010000 5 Y 16 b0000000000100000 6 Y 16 b0000000001000000 7 Y 16 b0000000010000000 8 Y 16 b0000000100000000 9 Y 16 b0000001000000000 10 Y 16 b0000010000000000 11 Y 16 b0000100000000000 12 Y 16 b0001000000000000 13 Y 16 b0010000000000000 14 Y 16 b0100000000000000 15 Y 16 b1000000000000000 endcaseendendmodule 14 14 IIR滤波器的VerilogHDL设计 4 rom1子程序 modulerom1 Y rom out1 input 15 0 Y output 59 0 rom out1 reg 59 0 rom out1 always Y 2 0 begincase Y 2 0 3 d0 rom out1 6 d1 6 d7 6 d13 6 d15 6 d36 6 d78 6 d59 6 d6 6 d14 3 d1 rom out1 6 d3 6 d14 6 d23 6 d25 6 d46 6 d68 6 d51 6 d9 6 d17 3 d2 rom out1 6 d5 6 d21 6 d33 6 d35 6 d38 6 d58 6 d55 6 d79 6 d21 3 d3 rom out1 6 d7 6 d28 6 d43 6 d45 6 d39 6 d48 6 d53 6 d43 6 d23 3 d4 rom out1 6 d9 6 d35 6 d53 6 d55 6 d32 6 d38 6 d51 6 d33 6 d26 3 d5 rom out1 6 d11 6 d42 6 d63 6 d65 6 d57 6 d28 6 d76 6 d44 6 d33 3 d6 rom out1 6 d13 6 d49 6 d73 6 d75 6 d65 6 d18 6 d66 6 d54 6 d34 3 d7 rom out1 6 d15 6 d56 6 d83 6 d85 6 d87 6 d8 6 d56 6 d34 6 d51 endcaseendendmodule 15 15 IIR滤波器的VerilogHDL设计 5 rom2子程序 modulerom2 Y rom out2 input 15 0 Y output 59 0 rom out2 reg 59 0 rom out2 always Y 5 3 begincase Y 5 3 3 d0 rom out2 6 d11 6 d7 6 d13 6 d15 6 d36 6 d78 6 d59 6 d6 3 d1 rom out2 6 d13 6 d14 6 d23 6 d25 6 d46 6 d68 6 d51 6 d9 3 d2 rom out2 6 d15 6 d2 6 d33 6 d35 6 d38 6 d58 6 d55 6 d79 3 d3 rom out2 6 d17 6 d8 6 d43 6 d45 6 d39 6 d48 6 d53 6 d43 3 d4 rom out2 6 d19 6 d5 6 d53 6 d55 6 d32 6 d38 6 d51 6 d33 3 d5 rom out2 6 d21 6 d42 6 d63 6 d65 6 d57 6 d28 6 d76 6 d44 3 d6 rom out2 6 d23 6 d49 6 d73 6 d75 6 d65 6 d18 6 d66 6 d54 3 d7 rom out2 6 d25 6 d6 6 d8 6 d85 6 d87 6 d8 6 d56 6 d34 endcaseendendmodule 16 16 输入信号clk reset W En给输入信号赋4位有效值W 1100输出结果Data out 时序仿真结果图 IIR滤波器的时序仿真 17 17 17 FPGA设计及验证 FPGA Field ProgrammableGateArray 现场可编程门阵列 一片FPGA 不同的编程数据 可实现不同的电路功能 FPGA设计顺序 基于VerilogHDL编程 Quartus 时序仿真 FPGA设计 逻辑分析仪 18 18 译码器 dec4to16 输入4位地址线W 一位使能信号线En 输出16位的Y信号 再将这16位输出分别作为两个rom和IIR模块的输入 rom1 存储前向反馈系数的值 共有8种选择空间 rom2 存储后向反馈系数的值 也是有 种选择空间 FPGA设计方案 1 19 FPGA设计方案 2 clk RST W Data out 19 dec4to16 rom1 rom2 IIR滤波器 En 该方案基于FPGA的设计图如下所示 20 输入数据 输入时钟信号 清零信号生成器 输出数据 FPGA模块图 21 21 FPGA设计环境 电脑 FPGA 逻辑分析仪 下载 输出信号 FPGA设计流程图 实际FPGA测试环境 22 22 逻辑分析仪中的仿真结果 CH0是Data out的最低位 CH17是Data ou