数字电路相关面试题.doc

1.什么是Setup 和Holdup时间？ EDA中国门户网站OG2qH*d8riUi建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。见图1。tDi*HliBSGuest如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。K_-J/F;SGuest如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。EDA中国门户网站 V M&?j/v6mEDA中国门户网站Y o!Q znn2U图1 建立时间和保持时间示意图 2什么是竞争与冒险现象？怎样判断？如何消除？ EDA中国门户网站gSf dj/mF在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。-C(rb(?5Z&P5JSPGuest产生毛刺叫冒险。yL8C Lt9sGuest如果布尔式中有相反的信号则可能产生竞争和冒险现象。EDA中国门户网站5FVC 9vd解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。#qgf rjZ.R#MiGuest3 用D触发器实现2倍分频的逻辑电路？ EDA中国门户网站ZO,ZXgy0Q0RVerilog描述：U4pL s_%|Guestmodule divide2( clk , clk_o, reset);EDA中国门户网站T#ty0pbJMA9 input clk , reset;EDA中国门户网站pqxso o output clk_o;EDA中国门户网站!Rk&b0FJk wire in; 3d;zS$m p#Guestreg out ;EDA中国门户网站Q-k2X2z?yX always ( posedge clk or posedge reset)EDA中国门户网站)M;S7ge#AI if ( reset)EDA中国门户网站)NU f(B1t3J h out = 0;EDA中国门户网站 afqR g elseEDA中国门户网站+er_Q VIeR out = in;EDA中国门户网站 R G_y(+ y B7A assign in = out;(v1$B-/XkAIGuest assign clk_o = out;EDA中国门户网站JH(N/f/S;h m endmodule+y2v*J)Guest Z!Ic CIC/s/ZGuest图形描述：EDA中国门户网站wKHg Yi1am 0zjJKJT/PGuest4 什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？$y d8K+r:A(Ij#_(bGuest 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。(y0 |#G1Ly#f_Guest 同时在输出端口应加一个上拉电阻。EDA中国门户网站,X)|/h(:i%g5nT;G5 什么是同步逻辑和异步逻辑？2_Rx(Guest 同步逻辑是时钟之间有固定的因果关系。EDA中国门户网站z;C6/Kk#Ua异步逻辑是各时钟之间没有固定的因果关系。*RmCd%K7C8u|Guest6 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。 T*jFn Y5Vx*+sGuest7 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？ 9Zy&PaUGuest 12，5，3.3EDA中国门户网站,NWCJKeTTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。wGHt6W(nGuest8 可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪些？ EDA中国门户网站-z.!z!i(j+PAL，PLD，CPLD，FPGA。EDA中国门户网站;E2|s?9 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。 HPyOv&2*Guestmodule dff8(clk , reset, d, q);EDA中国门户网站&yjhHkqinput clk;!m6dPwn W8tGuestinput reset;EDA中国门户网站a.YZ2iI$Aiinput 7:0 d;H vh y y/R8G1JGuestoutput 7:0 q;ZEZcGGuestreg 7:0 q;.H0pMr$Cr Guestalways (posedge clk or posedge reset)Vc _:? ,qRGuest if(reset)HhJ5u2o0Lr(ysGuest q = 0;1Sy4qN3YGuest elseEDA中国门户网站u4aL/b%F:M/(o q = d;U0o3B| Pb6CuAoGuestendmoduleEDA中国门户网站&Bq&t&U9D10 设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包 8W+H2DGuest括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？i;d*NAm?6hL-zGuest 电源的稳定上，电容的选取上，以及布局的大小。EDA中国门户网站,tJt!hX?)kj11 用逻辑门和cmos电路实现ab+cd 12 用一个二选一mux和一个inv实现异或 EDA中国门户网站_ O#E4Hc#v13 给了reg的setup,hold时间，求中间组合逻辑的delay范围。EDA中国门户网站+O)POG5?|/J8DlDelay period - setup - holdEDA中国门户网站yFi.K,h e14 如何解决亚稳态 EDA中国门户网站%jf7k0X a亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 15 用verilog/vhdl写一个fifo控制器 EDA中国门户网站T/U0u&et包括空，满，半满信号。EDA中国门户网站(g&Tlh(B*?L16 用verilog/vddl检测stream中的特定字符串EDA中国门户网站d4Ulr pn%V分状态用状态机写。VnV-N7H#_Guest17 用mos管搭出一个二输入与非门。 VE.y;G$ LGuest18 集成电路前段设计流程，写出相关的工具。 EDA中国门户网站$d:R!c5tC1T#e19 名词IRQ,BIOS,USB,VHDL,SDRRZl7coqGuestIRQ: Interrupt ReQuest6Xa%O1ds e QGuestBIOS: Basic Input Output SystemEDA中国门户网站:J#h#f8j):W,r)q1fUSB: Universal Serial BusM;kOn9po/x HGuestVHDL: VHIC Hardware Description LanguageF0S _;r8zM rG5_a(VGuestSDR: Single Data RateEDA中国门户网站)Oa Z$Z4qzU;e20 unix 命令cp -r, rm,uname EDA中国门户网站m/J-m VD:&B _4z21 用波形表示D触发器的功能 F n6R sWGuest22 写异步D触发器的verilog module EDA中国门户网站|Lg P!e,dv/L.WAmodule dff8(clk , reset, d, q);4q8IS$K)hGuestinput clk;%q-TQ$Guestinput reset;&HllU/o:nGuestinput d;EDA中国门户网站QtveAJPoutput q;EDA中国门户网站6R:UQSdx wreg q;EDA中国门户网站5Btu DJ!Galways (posedge clk or posedge reset)EDA中国门户网站7kb6&l6?II if(reset)3O YEX.B0SGuest q = 0;EDA中国门户网站jU;D&P elseEDA中国门户网站6L5u/K| q 和 = 有什么区别？EDA中国门户网站 V$FxNO1Av$jC4. 画一个D触发器的原理图（门级），并且用verilog gate level表示出来；EDA中国门户网站8JzW :jvB+RV0I5. 用最少的Mos管画出一个与非门；nz8cmy#SGuest6. 写一段finite state machine（主要考察coding style）；V#U(2n2R4i#x9BGuest答：如果触发器的setup time/hold time不满足,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿到来时，数据才能被打入触发器。EDA中国门户网站U-WnL9cd在同步系统中，如果触发器的setup time/hold time不满足，就可能产生亚稳态（Metastability），导致采样错误。此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端毛刺、振荡、固定的某一电压值，而不是等于数据输入端D的值。这段之间成为决断时间（resolution time）。经过resolution time之后Q端将稳定到0或1上，但是究竟是0还是1，这是随机的，与输入没有必然的关系。 只要系统中有异步元件，亚稳态就是无法避免的，因此设计的电路首先要减少亚稳态导致错误的发生，其次要使系统对产生的错误不敏感。前者需要同步来实现，而后者根据不同的设计应用有不同的处理办法。 在IC设计中，如果setup time没有满足，只有重新综合，重新约束计，如果hold time不满足，那么可以在post layout时候fix，也可以在综合时候使用set_fix-_hold命令来修正 建立时间和保持时间要看在什么阶段出现问题了，如果在仿真阶段则必须重新改写代码，在综合阶段则需要通过标准单元的选择调整，如果综合中没有负的时隙，而在后端设计中出现问题，也可以通过调整布局与布线达到优化设计，并非象楼上说得，一定要从头综合 数字电路比试题2006-09-23 12:34:59天气: 阴雨 心情: 高兴 置顶数字电路1、同步电路和异步电路的区别是什么？（仕兰微电子）2、什么是同步逻辑和异步逻辑？（汉王笔试）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。電路設計可分類為同步電路和非同步電路設計。同步電路利用時鐘脈衝使其子系統同步運作，而非同步電路不使用時鐘脈衝做同步，其子系統是使用特殊的“開始”和“完成”信號使之同步。由於非同步電路具有下列優點-無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性-因此近年來對非同步電路研究增加快速，論文發表數以倍增，而Intel Pentium 4處理器設計，也開始採用非同步電路設計。异步电路主要是组合逻辑电路，用于产生地址译码器、或的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。3、什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现（漏极或者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻）4、什么是Setup 和Holdup时间？（汉王笔试）5、setup和holdup时间,区别.（南山之桥）6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知）7、解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA 2003.11.06 上海笔试试题）Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微电子）9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试）常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。cmos的高低电平分别为:Vih=0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,Vol=0.4v. 用cmos可直接驱动ttl;加上拉后,ttl可驱动cmos. 11、如何解决亚稳态。（飞利浦大唐笔试）亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。解决方法：1 降低系统时钟2 用反应更快的FF3 引入同步机制，防止亚稳态传播4 改善时钟质量，用边沿变化快速的时钟信号关键是器件使用比较好的工艺和时钟周期的裕量要大。12、IC设计中同步复位与异步复位的区别。（南山之桥） 同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。13、MOORE 与 MEELEY状态机的特征。（南山之桥） Moo re 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化. Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关, 这14、多时域设计中,如何处理信号跨时域。（南山之桥） 不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下 级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。这个同步器就是两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦大唐笔试）Delay T+T2max,T3holdT1min+T2min17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck-q,还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题）T+TclkdealyTsetup+Tco+Tdelay;TholdTclkdelay+Tco+Tdelay;18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。（威盛VIA 2003.11.06 上海笔试试题）关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知）21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。（未知）22、卡诺图写出逻辑表达使。（威盛VIA 2003.11.06 上海笔试试题）23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）卡诺图化简：一般是四输入，记住00 01 11 10顺序，0 1 3 24 5 7 612 13 15 148 9 11 1024、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题circuit design-beijing-03.11.09）25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等27、用mos管搭出一个二输入与非门。（扬智电子笔试）28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛笔试题circuit design-beijing-03.11.09）29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔试） 30、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题）31、用一个二选一mux和一个inv实现异或。（飞利浦大唐笔试）input a,b;output c;assign c=a?(b):(b);32、画出Y=A*B+C的cmos电路图。（科广试题）33、用逻辑们和cmos电路实现ab+cd。（飞利浦大唐笔试）34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。（仕兰微电子） 以上均为画COMS电路图，实现一给定的逻辑表达式.35、利用4选1实现F(x,y,z)=xz+yz。（未知） x,y作为4选1的数据选择输入，四个数据输入端分别是z或者z的反相，0，136、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简）。 化成最小项之和的形式后根据(A*B)*(（C*D）)=AB+CD37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。（Infineon笔试） 思路：得出逻辑表达式，然后根据输入计算输出38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）39、用与非门等设计全加法器。（华为）40、给出两个门电路让你分析异同。（华为）41、用简单电路实现，当A为输入时，输出B波形为（仕兰微电子） 写逻辑表达式，然后化简42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知）q,还有p facKs*DGuest clock的delay,写出决定最大时钟的因素同时给出表达式EDA中国门户网站F&xejw:,V6。c语言实现统计某个cell在某.v文件调用的次数(这个题目真bt)Bd0SrGuest7 cache的主要部分什么的6W_ |%CGuest8 Asic的design flow. 1问答题EDA中国门户网站?.CG 6ta.texture mapping是什么？为什么要用filterEDA中国门户网站PNJ xV &o+b.0ps FzGuestc.用float和int表示一个数，比如2，优点和缺点EDA中国门户网站nf7JOgqd.在MPEG哪部分可以硬件加速EDA中国门户网站ZNa1| ?Re.解释cubic和B-spline的差别，写出各自函数$L8Hld6lGuest2.用最简单方法判断一个数是否是2的指数次幂2eWiMY?5EV*dGuest3.S23E8和S10E5两种浮点数表示方法分析，表示0.25EDA中国门户网站*B $pgK/|写一个类S10E5，实现=，从S23E8转换%M#C,OE KlHGuest4 用模版的方式实现三个量取最大值(x ?/E&Z%ARd WsGuest5 用整数的运算方式，实现浮点数的除法EDA中国门户网站)K1w)a8mIf2v,_&M6 两道图形证明题，一道平面、一道立体。 EDA中国门户网站K;dh(Q27有六道大题，回答要求是英文的EDA中国门户网站)KP2KeC:I由于题目是英文的，并且有很多问题我不了解EDA中国门户网站(y52?gL(DX所以可能有表述不正确的地方一、五个小题Tv6H(NY5Ck?Guest1、似乎是关于3维曲线拟和的问题及数据的过滤*C F5bSbGuest2、关于Win API中的OpenGL函数EDA中国门户网站:v17 s)l B$i6R/g7?g3、说出固定小数表示和浮点小数表示的优缺点UX9a0I Ue3I;i:m!z2F&C!iGuest4、说出显卡可以优化哪些MPEG中的计算EDA中国门户网站_ L|)NvxV9N5、说出Bezier和B-Spline曲线的区别我只做了5，其他的都不知道二、EDA中国门户网站Zty:0v写个函数判断一个数是不是2的次方k wn*y#iGuest这个题目还算简单，可能是我作的最好的一道了eY! OGuest三、Q&wIleGuest用c+写一个函数求三个输入中最大的一个EDA中国门户网站*M8z(5R!H h1e要求用templatesigh，关于template已经忘记了四、EDA中国门户网站4_)yRk题目告诉你IEEE 16和32浮点数表示的规范EDA中国门户网站-sw? us#R&?zh$要求将-0.25分别用IEEE 16和32表示EDA中国门户网站 S;R5K zDM ZBR并写一个c+函数将输入的IEEE 16表示EDA中国门户网站)c Xqzh转化为IEEE 32的表示这道题应该也作的还可以6w2I8m? FoGuest因为对IEEE的浮点数表示本来就知道一些五、EDA中国门户网站p0G_Lq:yf76Z用c写一个函数f(x) = x * 0.5cw bDZ5A e4E.;Z TGuest要求只能用整数操作PH-V-l U5Guest并且似乎对函数的调用有特别的要求EDA中国门户网站,Y5ym z也就是说函数的输入参数和输出的格式需特别注意.K0C z5a4rEjb$b)kGuest这道题目有明显的错误，所以没有作EDA中国门户网站QL T?)N0f%iU监考的是HR部门的，问了也是白问，呵呵六、两道证明题，选作一题%s Y/G3N_sGuest1、关于一个2维向量关于另一个向量作镜面反射的这道题很简单的，相信大部分人都知道4V!L!xA(otMdGuest只是题目的表述很奇怪2、关于3维空间中一个平面的变换问题题目的表述有明显的问题，所以也没有作总的感觉是，似乎比较注重位运算EDA中国门户网站&u!m!HD%L:Sl还有就是c和c+的基本编程V4ioG+Z,V PX0dGuest以及关于图象处理的基本知识EDA中国门户网站tMY_ U5o希望liuqingwei作的比我好 EDA中国门户网站r%h:T5Bk1.描述ISI，说说一般消除ISI的方法EDA中国门户网站mB1OiHiT5t2.扩频通信的原理，画一个rake接收机的图%d%s4S%t9h)xEGuest3.描述LMS算法，收敛的条件meqooo+sGuest4.锁相环原理，设计锁相环的关键点-8Ge2Lg.XQGuest5.数字信号提高采样率和降低采样率的方法23rnJ.x+F(_ L:unEaGuest6.FIR和IIR的特点，一般什么情况下用 EDA中国门户网站uD# |:L,1. describe x86 PCs architecture in a diagram4OJ+b;DswGuest cpu，core chipset， Cache，DRAM， IOsubsystem, IO-Bus5fO$k9d9_ LD(_nGuest2. SWI instruction is often called a supervisor call,describe the actionsEDA中国门户网站n7I P%Ew1Ny in detailEDA中国门户网站K-i&d)qJ7x a. Save the address of the instruction after the SWI in rl4_svc.EDA中国门户网站T9t v8SL_)i8yi b. Save the CPSR in SPSR_svc./T$pn:1tGuest c. Enter supervisor mode and disable IRQs.#Y?*)N e wGuest d. Set the PC to 08 and begin executing the instruction there.EDA中国门户网站+Lzo;b&CQ3.a. What is PIO operation? advantage and disadvantage?EDA中国门户网站K8C3M7Ag b. DMA operation? advantage and disadvantage?:ODF$_!Fl45U1ZF:EGuest c. Scatter/Gather DMA engine? how does it operate?EDA中国门户网站_gl2osa$l8i4. MP3 decoder related.(a flow chart of decoding is presented)EDA中国门户网站 ZGG$X8X$ftCa. advantages of Huffman encoding?EDA中国门户网站&E#O ?.iS00sX(b. why the aliasing reduction is necessary?EDA中国门户网站A.(_U:JL3c. analytical expression in mathematics of the IMDCT?EDA中国门户网站.brC5. Assembly codes - C language (about 15 lines).EDA中国门户网站*V7kh2G6eN6. Graduation thesis description.*qe5n$tGNNRLGuest第一题画出科斯塔斯环的结构，如何用DSP软件实现，还有一些问题，不大记得。T,lPAO7TGuest有一题写出扩频系统如何抑制宽带和窄带干扰bc9ri+&pOGuest还一题扩频系统中接收端频偏较大，如何实现载波同步和码同步EDA中国门户网站P$f(Y&s.Zm有一个Q值转换的题EDA中国门户网站,|l%;n r;A写出DSP和GPP（通用处理器）的区别B C(kuNX k?Guest最后一题是关于AR模型的算法，我没研究过，不会作。$i !e1ZXP)IWGuestverilog有两题，我不会EDA中国门户网站3_;f bkPC6J9YVHDL有一题，我以前会，ft，现在忘记了u a0t!B(dG tZ,N Guest问processor结构，让你组成一个processor，例如MU0EDA中国门户网站V;t5f6Su P#A一个38译码器? PKgLGGuest设计一个FIFO，给出I/O信号，大小是4000Byte，数据8bit，难点在Read Enabel(Outpu2n;Kfg6g(Z_&|%VGuestt)1kh9mLj; *C!pGuest问你在logic design领域遇到什么难题，如何解决？EDA中国门户网站d)x i.Hs K0p问电子示波器的五个特性（feature），比如通常有两个输入，不超过4个输入ijb PO%Guest后面还有一些晶体管和mos的基本电路结构，有一些计算吧b6Sw-o Zh BsGuest模拟地没有仔细看，数字地大概写写。（题号不对）s f P6E/8CGuest1.一个verilog的描述，要求你使用管子实现，并计算时序A$nrkxCE%w84_Guest2.写一个memory的仿真模型S YWZ0S5X9QGuest3.给一个类似y(n)=a*y(n-1)+b*x(n)等等好多项的一个表达式，系统函数，画结构图EDA中国门户网站Q,IT)q6P&DR4.一个卖报纸的fsm,关键之关键你要知道nickel和dime杀意思，载了bf?AA9SGuest5.gray码计数器地门实现EDA中国门户网站M6BgS Qc6.画一个ffWG h#A8EGuest7.给一个时序电路加约束，满足setup,hold等要求，注意是两个时钟EDA中国门户网站3S)j/pt)2K0l j8.接上面，结果后方真约束不满足，如何改？2a4Jg7W)a1mGuest9.3-8译码器地门实现EDA中国门户网站)J)M7H|zL&j10.一个计数器的verilog实现，有点小要求b uCGuest11.请写出你logic design中遇到的问题o? #/j*K,UiGuest12.请写出logic analyzer的5个特点N o2VjrsGuest13.写好像是示波器的5个特征，那个单词不太认识EDA中国门户网站W-m#_Qnh814.一个mos电路的小信号模型EDA中国门户网站I2e0c4T+uJD9I15.计算一些mos电路的等效输出电阻，3个&y9-z6AM n)i XGuest16.设计一个fifoEDA中国门户网站2 w#HiSJ4f|)17.写一下处理器的主要构成，及其作用EDA中国门户网站/A.jr Cr)H!x补充：Q值转换是说有两个浮点数2.7xx,-15.xxxEDA中国门户网站2o+SM5D转换成定点数16位,第一个转成q=8,第二个转成q=99g8Q_:I |l7aGuestq代表定点数的小数位数#pQG$EGuest还有就是一个定点数q=11,另一个q=8,问乘积的q。EDA中国门户网站-SqW$T Fi,p!T/n还给了一组关于x(n)输入，y(n)输出的方程,EDA中国门户网站fh6Ie%w求系统传递函数,应该是ARMA过程吧，EDA中国门户网站D/R2ex:L G然后问是fir还是iir。EDA中国门户网站GN gm1(N|考的都与CMOS有关，不少就是数电开头关于CMOS的一些电路。EDA中国门户网站kwV)j!a4_1.画一个CMOS的二输入与非门EDA中国门户网站8b!i0y+HM3NZDuD2.画CMOS的反相器，Vo-Vi图，指出其中NMOS和PMOS的工作区。Z,h8H9T K$lw T%h;WGuest3.画.没懂)Xl4A H:- V$Fw-NGuest4.画六个寄存器组成的RAM，说明哪些是存数据（？），哪些是time control linem?;kU1kFqGuest5.描述阻抗的定义，比较在CMOS过程中，金属，xx，diffusion的阻抗EDA中国门户网站/f2wq7c/t9l X*aN凭印象，各位大牛补充?c9K nGuest1.please give a block diagram of Costas PLL loop and give your id