集成电路版图实习报告.doc

青 岛 科 技 大 学本 科 毕 业 实 习 （报 告） 青软实训实习地点：_ 集成电路版图设计实习名称：_ 指导教师_ 学生姓名_ 0708040207学生学号_集成电路设计与集成系统 072 信息学院_院（部）_专业_班 3 _2011_年 _月 _19_日学 生指导教师实习名称集成电路版图设计实习时间2011.3.1-2011.3.18实习地点青软实训实习目的学习反相器、锁存器和触发器的版图设计一、实习地点简介青岛软件园软件人才实训服务中心（简称“青软实训”），隶属于青岛软件园管理办公室，是软件园下属以“软件实训”为核心业务、以人力资源增值服务为特点的专业化培训和人力资源服务机构，青软实训以企业需求为核心，与高校紧密合作，作为对现有高校软件人才培养体系的补充，面向具有良好理论基础但缺乏实战经验的学生，通过设立在青岛软件园、高校、企业的三级实习基地，为学员提供与企业接轨的管理、开发环境，采用微软、IBM、北软教育提供的先进的实践型课程体系，帮助学生积累实践经验，提高技术技能，满足企业需求，并建立起学员、企业、高校、政府、跨国公司互动的交流平台。青岛软件园下属的青岛集成电路设计产业化基地，服务全市，辐射山东，为集成电路设计企业提供优质的支撑服务，打造完善的集成电路产业链，最终在青岛形成集成电路设计产业基地。形成服务于集成电路设计的硬件、软件平台，为企业提供高品质的技术平台服务；联合世界级的集成电路设计平台提供商、驻青高校，实施集成电路设计人才专业化培训，为青岛市集成电路产业发展提供人才支撑；为企业发展提供政策、资金、技术、人才的全方位扶持，培育和扶持了一批具有自主知识产权的IC设计企业，形成产业聚集。搭建了集成电路设计平台，计划投资1.5亿人民币。建有1个EDA中心机房，5个EDA设计室，并提供MPW服务，与Cadence、Synopsys、Magma、Mentor合作搭建EDA平台及培训中心，全套引进了Cadence公司包括高校版在内的集成电路设计软件，以最低廉的成本提供给各相关企业使用。二、集成电路版图设计版图设计和工具的认知1、什么是集成电路版图设计版图设计是IC产品设计中重要的一环！IC版图设计主要通过EDA设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII数据。简单的说，版图设计就是按照线路的要求和一定的工艺参数，设计出元件的图形并进行排列互连，以设计出一套供IC制造工艺中使用的光刻掩膜版的图形，称为版图或工艺复合图。其依据：一定功能的电路结构；一定的工艺规则；可制造性。版图设计是制造IC的基本条件，版图设计是否合理对成品率、电路性能、可靠性影响很大。版图设计错了，就一个电路也做不出来。版图设计不合理，则电路性能和成品率将受到很大影响。2、什么是设计规则IC版图设计中最重要的概念之一是设计规则，它是决定芯片尺寸的重要因素，直接关系到芯片设计的成败，设计规则是集成电路版图设计必须遵守的规则。它是指考虑器件在正常工作的条件下，根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。它主要有两种格式：1、以l为单位也叫做“规整格式”：把大多数尺寸（覆盖，出头等等）约定为l的倍数。l与工艺线所具有的工艺分辨率有关，线宽偏离理想特征尺寸的上限以及掩膜版之间的最大套准偏差，一般等于栅长度的一半。它的优点是版图设计独立于工艺和实际尺寸。2、以微米为单位也叫做“自由格式” ：每个尺寸之间没有必然的比例关系，以提高每一尺寸的合理度。目前一般双极集成电路的研制和生产，通常采用这类设计规则。在这类规则中，每个被规定的尺寸之间，没有必然的比例关系。这种方法的好处是各尺寸可相对独立地选择，可以把每个尺寸定得更合理，所以电路性能好，芯片尺寸小。缺点是对于一个设计级别，就要有一整套数字，而不能按比例放大、缩小。在本次实习中，使用的设计过则是Winbond的HiCMOS 0.5um 3.3V LOGIC DESIGN RULES, 其process route 为C054FI.。3、集成电路版图设计工具著名的提供IC 版图设计工具的公司有Cadence、Synopsys、Magma、Mentor。Synopsys的优势在于其逻辑综合工具，而Cadence和Mentor则能够在设计的各个层次提供全套的开发工具。在晶体管级和基本门级提供图形输入工具的有Cadence的composer、Viewlogic公司的viewdraw。专用的IC综合工具有synopysys的design compiler和Behavia的compiler，Synopsys的synplify ASIC，Cadence的synergy。随着IC集成度的日益提高，线宽的日益缩小，晶体管的模型日益复杂，电路仿真变得更加重要，Spice是著名的模拟电路仿真工具。此外，还有一些IC版图工具，如自动布局布线（Auto plane & route）工具、版图输入工具、物理验证工具（Physical validate）和参数提取（LVS）工具。一些公司如Advantage、Dsp builder、Sopc builder、System generator等还推出了一些开发套件和专用的开发工具。在本次集成电路版图设计实习中，使用的版图设计工具是Cadence的virtuoso工具和calibre（版图验证）工具、lvs工具等。另外tanner的版图工具也是业界比较常用的。三、集成电路版图设计的实习内容 1、反相器版图设计(1) 反相器的工作原理：CMOS反相器由一个P沟道增强型MOS管和一个N沟道增强型MOS管串联组成。通常P沟道MOS管作为负载管，N沟道MOS管作为输入管。两个MOS管的开启电压VGS(th)P0，通常为了保证正常工作，要求VDD|VGS(th)P|+VGS(th)N。若输入I为低电平(如0V)，则负载管PMOS导通，输入管NMOS截止，输出电压接近VDD；若输入I为高电平(如VDD)，则输入管NMOS导通，负载管PMOS截止，输出电压接近0V。 CMOS反相器的电路原理图 CMOS反相器的版图 (2)反相器版图设计过程做过孔ac：按下快捷键人r，画一个0.5*0.5的矩形，其属性为cont；用鼠标左键选中该矩形，按快捷键c，单击一下鼠标左键，按快捷键ctrl+e，在弹出的对话框中填入0.2，按OK按钮，按快捷键q，选择其属性为mtl；选中矩形，复制，设其增量为0.25，属性为thin。至此，ac过孔完成。做衬底过孔pc：先做一个ac，选中thin层，复制，设其增量为0.4，属性为nplus或pplus。做PMOS:选中一个ac，按快捷键ctrl+q，将其增长为4个，然后再ac上覆盖金属；按快捷键e，画一个宽度为4的水平path，属性为thin，再画一个宽度为0.5的垂直path，属性为poly1，将增长的ac按版图所示，放入其中，ac的边沿thin与poly1的间距为0.15。做NMOS的过程和PMOS类似。将PMOS和NMOS的poly连接起来，一边的ac用金属连接作为输出，另一边的ac用金属分别连到电源和地上，然后再电源和地上打上pc。一个简单的CMOS就完成了，接下来就是进行DRC和LVS验证。最后进行反相器面积的测量，其面积为14.1*3.7。 2、锁存器版图设计这是一个由CMOS传输门组成的带有置数端的电平触发D触发器。如下图所示，当C=1 时，传输门TG1导通，锁存器的端口：S:置数端，高电平有效，当s=1时，锁存器被置成1，即Q=1;E:使能端，高电平有效，当E=1时，电路正常工作，将数据D输入到锁存器中，当E=0时，电路起保存数据的功能，数据不再变化。D:数据输入端。锁存器的工作原理：如下图所示，当C=1 时，传输门TG1导通，TG2截止，Q=D，而且，在C=1的全部时间里，Q端的状态始终跟随D端的状态而改变，在C=0时，TG1截止，TG2导通，由于反相器输入电容的存储效益，短时间里，NO2C输入端仍然保持为TG1截止以前的瞬间状态，而且这时NO2C、INV1C和传输门TG2形成了状态自锁的闭合回路，所以Q和QB的状态被保存下来。 锁存器电路原理图在进行版图设计时，对电路进行了分块：part 1：反相器I334和I335；part 2：传输门TG1、TG2、反相器I3和I345；part 3：NO2C和I344. 锁存器版图其面积为14.2*25.6.3、 寄存器版图设计：这是由两个CMOS传输门组成的电平D触发器所构成的带有复位端的边沿触发器。当RB=0时，Q=0；当RB=1时，当C=0 时，传输门TG1导通，TG2截止，Q1=D，而且，在C=1的全部时间里，Q1端的状态始终跟随D端的状态而改变，同时，由于TG3截止、TG4导通，Q保持原来的状态不变。在C由0变为1时，TG1截止，TG2导通，由于反向器输入电容的存储效益，短时间里，TG3输入端仍然保持为TG1截止以前的瞬间状态，同时，随着TG4变成截止，TG3变成导通，Q1的状态通过TG3、NA2C、INV 传到输出端Q，使Q=D，因此，这是一个上升沿触发的D触发器。 寄存器电路原理图对电路进行分块，part 1：反相器XI0和XI1；part 2：反相器XI2、传输门TG1、TG2、与非门XI6；part 3：反相器XI5、XI12、XI16、传输门TG3、TG4；part 4：与非门XI11和反相器XI15. 其面积为15.05*34.6.四、集成电路版图设计中需要注意的几个问题1、在集成电路版图设计中，为什么PMOS的width一般为NMOS的两倍？这是因为在半导体器件中，电子和空穴的迁移率不同，在同样的电场作用下，电子和空穴的运行速度不同，一般的说来，电子的运动速度是空穴的23倍，为了使流经PMOS和NMOS的线路中有相同的电流，就要将PMOS的width做成NMOS的23倍。2、什么是latch up，latch up形成的条件，怎样防止latch up的形成？Latch up 是指cmos晶片中, 在电源power VDD和地线 GND(VSS)之间由于寄生的PNP和NPN双极性BJT相 影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流，Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一CMOS电路中闩锁的形成，必须满足以下几个条件：电路要能进行开关转换,其相关的PNPN结构的回路增益必须大于1；必须存在一种偏置条件，使两只双极型晶体管导通的时间足够长，以使通过阻塞结的电流能达到定义的开关转换电流的水平；偏置电源和有关的电路，必须能够提供至少等于PNPN结构脱离阻塞态所需开关转换电流和必须能提供至少等于使其达到闩锁态的保持电流。 闩锁的防止技术：加粗电源线和地线,合理布局电源接触孔,减小横向电流密度和串联电阻；加多子保护环或少子保护环。其中多子保护环主要可以减少RS和RW；要特别注意电源跳动，防止电感元件的反向感应电动势或电网噪声窜入CMOS电路，引起CMOS电路瞬时击穿而触发闩锁效应；防止寄生晶体管的EB结正偏。输入信号不得超过电源电压，如果超过这个范围，应加限流电阻；版图设计时，要尽量降低电路密度，衬底和阱的串联电阻，伪收集极的引入，可以切断形成闩锁的回路。3、什么是天线效应，怎样预防天线效应带来的危害？在深亚微米集成电路加工工艺中，经常使用了一种基于等离子技术的离子刻蚀工艺（plasma etching）。此种技术适应随着尺寸不断缩小，掩模刻蚀分辨率不断提高的要求。但在蚀刻过程中，会产生游离电荷，当刻蚀导体（金属或多晶硅）的时候，裸露的导体表面就会收集游离电荷。所积累的电荷多少与其暴露在等离子束下的导体面积成正比。如果积累了电荷的导体直接连接到器件的栅极上，就会在多晶硅栅下的薄氧化层形成F-N 隧穿电流泄放电荷，当积累的电荷超过一定数量时，这种F-N 电流会损伤栅氧化层，从而使器件甚至整个芯片的可靠性和寿命严重的降低。预防天线效应 ：跳线法，又分为“向上跳线”和“向下跳线”两种方式。跳线即断开存在天线效应的金属层，通过通孔连接到其它层（向上跳线法接到天线层的上一层，向下跳线法接到下一层），最后再回到当前层；添加天线器件，给“天线”加上反偏二极管，通过给