eda综合实验.doc

综合设计实验课题1、 设计目的1、掌握用VHDL硬件描述语言做数字电路综合设计的方法。2、熟练掌握程序的编译、仿真、生成模块及芯片引脚号码锁定方法并下载到目的芯片。2、 实验仪器ZY11EDA13BE试验箱三、设计实验内容 (一) 七人表决器 设计一个七人表决电路，当参与表决的七个人中有4个或4个以上赞同时，表决器输出“1”表示通过，否则输出“0”表示不通过。 实验室，可用7个电平开关作为七个表决器的输入变量，输入“1”表示表决者“赞同”， 输入“0”表示表决者“不赞同”。1、编写表决器程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DECIDE7 ISPORT( EN,Rd :IN STD_LOGIC; D :IN STD_LOGIC_VECTOR(6 DOWNTO 0); Y :OUT STD_LOGIC; Q1,Q2 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END DECIDE7; ARCHITECTURE STR OF DECIDE7 ISBEGIN PROCESS(D,Rd) VARIABLE QN1,QN2:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN QN1:=0000; QN2:=0000; IF(Rd=0) THEN Q1=0000; Q2=0000; Y3) THEN Y=1; ELSE Y=0; END IF; Q1=QN1; Q2=QN2; END IF; END PROCESS;END STR; 2、二选一数据选择器与二进制计数器结合动态扫描程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dtsm isport(cp,reset:in std_logic; cntsh,cntsl:in std_logic_vector(3 downto 0); cntout:out std_logic_vector(3 downto 0); sel:out std_logic_vector(2 downto 0) );end dtsm;architecture behav of dtsm issignal sec:std_logic_vector(2 downto 0);beginprocess(reset,cp) begin if(reset=0) then sec=000; elsif(cpevent and cp=1)then if(sec=001)then sec=000; else seccntoutcntoutcntout=0000; end case;end process;selSEGOUTSEGOUTSEGOUTSEGOUTSEGOUTSEGOUTSEGOUTSEGOUTSEGOUTSEGOUTSEGOUT=0000000; end case;end process;End a; （二）串行数字密码锁 设计八位串行数字密码锁，当输入数码的位数与数码的值与开锁密码相同时，锁被打开；输入：数码开关D、试开锁信号TRY、读码按钮READ、复位信号RESET；输出：开锁状态显示LT。1、编写串行密码锁程序；library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity mima is port(d,read:in std_logic;-电路工作时的时钟信号 reset:in std_logic;- 按下时复位 try:in std_logic;-确定 -set:in std_logic_vector(7 downto 0);-并行设定密码 LT:out std_logic);-输入正确时亮 end mima; architecture a of mima is signal get,putin:std_logic_vector(7 downto 0); signal counter: std_logic_vector(3 downto 0);-计数 signal lt1: std_logic; begin process(read) begin putin=00001111 ; -内置密码 选择并行设定密码可将此项注释掉 if reset=1 then-按下reset后密码归为初始密码 get=00000000;-初始密码 counter=0000;-内部计数 lt1=0 ; elsif reset=0and try=0then if readevent and read=1then-输入clk脉冲则接收1位密码 get(7)=get(6); get(6)=get(5); get(5)=get(4); get(4)=get(3); get(3)=get(2); get(2)=get(1); get(1)=get(0); get(0)=d; counter=counter+1; end if; elsif reset=0and try=1then if counter=1000then if get(7 downto 0)=putin(7 downto 0) then -选择并行设定密码可将此项注释掉 -if get(7 down to 0)=set(7 downto o) then - 并行设定密码 lt1=1;-正确灯亮 end if; else lt1=0; end if;end if; lt=lt1;end process;end; 2、试验箱按键未去抖，编写去抖电路：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY XIAODOU ISPORT(CP: IN STD_LOGIC; X: IN STD_LOGIC; Y: OUT STD_LOGIC);END XIAODOU;ARCHITECTURE A OF XIAODOU IS SIGNAL TEMP1,TEMP2: STD_LOGIC;BEGIN PROCESS(CP) BEGIN IF(CPEVENT AND CP=0) THEN TEMP1=TEMP2; TEMP2=X; END IF;END PROCESS; Y=TEMP1;END A; 实验总结 通过实验我们熟练掌握了VHDL语言编程，锻炼了我们独立思考问题，解