第8章Proteus ISIS元件制作和层次原理图设计96652

第8章ProteusISIS的元件制作和层次原理图设计 8 1原理图元件制作8 2元件的编辑8 3利用其他人制作的元件8 4层次原理图设计8 5模块元器件的设计8 6网络表文件的生成8 6 1网络的相关概念8 6 2网络表的生成8 7电气规则检查8 8元件报表 和大多数其他电子设计软件一样 Proteus提供了元件制作和层次电路图设计功能 使读者能够满足一些特殊设计的需要 并能够在电路较为复杂时 实现由上而下或由下而上的层次原理图设计 以使图纸清晰 可读性强 8 1原理图元件制作 在绘制原理图的过程中 如果遇到原理图元件库中找不到的元器件 或是没有适合使用的元器件时 需要自行制作原理图元件 绘制原理图元件的基本步骤如下 1 打开Proteus7ISIS编辑环境 新建一个 NewDesign 系统将清除所有原有的设计数据 出现一张空的设计图纸 2 用二维工具 2DGRAPHICS 中的绘制 DeviceBody 如图8 1所示 图8 1绘制的DeviceBody 3 用中的绘制引脚 图8 2为引脚列表 其中DEFAULT为普通引脚 INVERT为低电平有效引脚 POSCLK为上升沿有效的时钟输入引脚 NEGCLK为下降沿有效的时钟输入引脚 SHORT为较短引脚 见图8 3中的引脚5 BUS为总线 图8 3中画出了各类引脚 另外 添加引脚状态下 光标为一个笔头 当光标移到引脚上方时 光标变成一只小手 可以按下鼠标左键对引脚进行移动 或单击鼠标右键打开其快捷菜单 如图8 4所示 对引脚进行一些修改操作 如拖拉 编辑属性 删除 旋转 镜像等 图8 2引脚名称列表 图8 3各类引脚的形状 图8 4选中引脚后用右键打开的下拉菜单 图8 5制作元件74LS373 4 根据需要修改引脚属性 例如 以74LS373为例 画出元件及引脚 如图8 5所示 各引脚说明如下 引脚1为GND PIN10 引脚2为D 0 7 引脚3为OE PIN1 引脚4为LE PIN11 引脚5为VCC PIN20 引脚6为Q 0 7 图8 5制作元件74LS373 先右击 后左击引脚1 在出现的对话框中输入如图8 6所示的数据 对引脚5的操作也是类似的 GND和VCC需要隐藏 故 Drawbody 不选 图8 6引脚1属性对话框 最终得到如图8 12所示的元件 5 添加中心点 选择中的绘制中心点 选择 ORIGIN 中心点的位置可任意放 如图8 13所示 图8 13添加中心点 图8 12制作出的元件74LS373 6 封状入库 先用右键选择整个元件 如图8 14所示 然后 选择菜单 Library MakeDevice 出现如图8 15所示对话框 并按照图中内容输入相应部分 图8 14用右键选择整个元件 图8 15MakeDevice对话框 单击图8 15中的 Next 选项 出现选择PCB封装的对话框 如图8 16所示 直接单击图8 16中的 Next 选项 出现设置元件参数的对话框 如图8 17所示 此处需要添加两个属性 ITFMOD TTLLS 和 MODFILE 74XX373 MDF 因此单击 New 出现如图8 18所示选择框 选择 ITFMOD 并按照图8 19所示将其缺省值设为TTLLS 图8 16选择PCB封装对话框 图8 17设置元件参数的对话框 图8 18参数选择框图8 19ITFMOD参数设置对话框再单击图8 19中的选项 New 选择 MODFILE 参数 并按照图8 20将其缺省值设为 74XX373 MDF 接着单击 Next 出现如图8 21所示对话框 可以不加以设置 图8 20ITFMOD参数设置图8 21DeviceDataSheet HelpFile对话框继续单击 Next 选择元件存放位置 默认是放在 USERDVC 中的左边是选择类别 最好自己新建一个 如 MYLIB 如图8 22所示 图8 22选择元件存放位置对话框这样 一个元件就制作好了 可以选择菜单 Library MakeManager 打开库管理器来管理自己的元件 如图8 23所示 图8 23元件库管理器 8 2元件的编辑 在用Proteus设计原理图的过程中 当需要的元件在库中不能直接找到时 除了可以利用上一节的内容自己制作原理图元件外 也可以利用现有元件 在现有元件的基础上进行修改 使其符合我们的需要 这一节仍旧以74LS373为例 利用库中自带的元件 如图8 24所示 将其修改成如图8 25所示的 bus 接口的元件 图8 24库中自带的74LS373图8 25修改成 bus的74LS373 1 在Proteus7ISIS原理图编辑环境下 添加元件74LS373 如图8 24所示 2 选中74LS373 再单击工具栏中的 出现如图8 26所示画面 于是此元件处于可修改状态下 3 对元件的各部分进行修改 先把Q0至Q7 D0至D7的管脚删掉 添加 上BUS形式的引脚 具体方法见上节相关介绍 再选中芯片的外形 修改其大小 然后将其他引脚进行相应的移动后 效果如图8 27所示 图8 26元件处于可修改状态下 图8 27元件修改后效果 4 重新 MakeDevice 拖选整个元件 选择菜单 Library MakeDevice 出现如图8 28所示对话框 在图8 28所示对话框中将 74LS373 改为 74LS373 bus 其他不变 然后单击 Next 选项 出现如图8 29所示选择封装对话框 图8 28MakeDevice对话框图8 29选择封装对话框 图8 30MODFILE属性修改对话框 图8 31选择对应DataSheet的对话框 图8 31所示对话框为选择对应DataSheet的对话框 可以不用修改 接着仍旧单击 Next 出现如图8 32所示对话框 这个最好进行修改 第一个 DeviceCategory 参数可改为 74LSBUS 具体方法是先单击 New 然后输入 74LSBUS 即可 第二个参数不变 修改后如图8 33所示 图8 32修改元件所属类别对话框图8 33元件所属类别改为 74LSBUS 到此 一个元件就修改好了 可以选择菜单 Library MakeManager 开元件库管理器来管理自己的元件 如图8 34所示 图8 34元件库管理器 也可以装载图8 35拾取元件窗口自己修改的元件 如图8 35所示 图8 35拾取元件窗口 8 3利用其他人制作的元件 有时我们会从网上或别人那里得到一些仿真模型 提供者一般会给出三样东西 模型文件 一般为 dll 文件 例子和库文件 我们需要做的工作是先把 dll 文件拷贝到Proteus安装目录下的MODELS文件夹里 这样附带的例子就可运行了 如果还附带有库文件的话 就可以把 lib 文件拷贝到Proteus安装目录下的LIBRARY文件夹里 以丰富自己的库 这时 可以从Proteus的库管理器中看到该库文件 如果没有附带库文件 就需要自行把仿真文件中的一些元件添加到自己的库里面 这样就可以在今后的设计中利用其他人制作的一些元件了 添加的具体方法如下 1 首先把 dll 文件拷贝到Proteus安装目录下的MODELS文件夹里 2 运行 DSN 这里随便运行一个例子PIC12ADC DSN 如图8 36所示 图8 36例子PIC12ADC DSN 3 运行 Library Compiletolibrary 菜单项 出现如图8 37所示对话框 单击 OK 按钮 这样原理图中所有元件将被添加到库USERDVC LIB中 图8 37将元件添加入库的对话框 4 我们可以到库管理器中把不需要的元件删除 运行菜单 Library LibraryManager 项 出现如图8 38所示的库管理器对话框 图8 38元件库管理器 8 4层次原理图设计 和支持通常的多图纸设计过程一样 ISIS支持层次设计 对于一个较大 较复杂的电路图 不可能一次完成 也不可能将这个电路图画在一张图纸上 更不可能由一个人单独来完成 利用层次电路图可以大大提高设计速度 也就是将这种复杂的电路图根据功能划分为几个模块 由不同的人员来分别完成各个模块 做到多层次并行设计 本节将通过一个具体的例子 如图8 39所示 来介绍层次电路图的基本概念和绘制层次原理图的步骤与技巧 图8 39是一个层次电路 其中MASTER和SLAVE为子电路 子电路的具体电路图如图8 40所示 图8 39层次电路设计例图 层次电路设计的具体步骤如下 1 创建子电路下面首先使用子电路工具建立层次图 1 单击工具栏中的子电路工具 并在编辑窗口拖动 拖出子电路模块 如图8 41所示 从对象选择器中选择适合的输入 输出端口 放置在子电路图的左侧和右侧 端口用来连接子图和主图 一般输入端口放在电路图模块的左侧 而输出端口放在右侧 如图8 42所示 图8 41子电路图模块图8 42添加子电路图端口 2 直接使用端口编辑对话框编辑端口名称 也可使用菜单命令 Tools PropertyAssignmentTool 编辑端口及子图框的名称 端口的名称必须与子电路的逻辑终端名称一致 例如 将光标放在端口上单击右键 在弹出的快捷菜单中选择 EditProperties 然后输入端口名称即可 如图8 43所示 本电路输入端口分别是 输出端口是Q 图8 43编辑端口名称的下拉菜单及参数输入窗口 同样 光标放在 SUB 上 点右键 选择 EditLabel 输入子电路名称 如图8 44所示 或者选中整个子电路模块 点右键 选择 EditProperties 如图8 45及图8 46所示 子图框的 Name 输入 MASTER 实体名称 Circuit 设置为 RSFF 电路名称 多个子电路可以具有同样的 Circuit 电路名称 如 RSFF 但是在同一个图页 每个子电路必须有唯一的子图框名称Name 如 MASTER 和 SLAVE 图8 44子电路图名称编辑窗口图8 45子电路模块对 这时 子电路图模块如图8 47所示 注 需要输入时 只需输入 R 即可 图8 46子电路图框的编辑对话框图8 47子电路图模块 图8 46子电路图框的编辑对话框图8 47子电路图模块 3 将光标放置在子图上 点右键 并选择菜单命令 GotoChildSheet 默认组合键为 Ctrl C 这时ISIS加载一空白的子图页 如图8 48所示 图8 48加载空白的子图页 4 编辑子电路 首先 在ProteusISIS编辑环境中 输入图8 40的原理图 然后 单击工具箱中的按钮 则相应的在操作界面的对象选择器列出所包含的项目 如图8 49所示 可根据需要选择相应对象 需要电源时 选中对象编辑器中的 POWER 则在预览窗口中出现电源信号的图标 在原理图中单击 可在原理图中添加电源符号 选中电源信号符号 拖到合适的位置 并将接地信号连接到电路 也可选中电源符号单击 进入电源编辑对话框 在 String 栏中分别输入 15V 15V 然后单击 OK 按钮 完成电源的放置 输入 输出终端是必须放置的 选中对象编辑器中的 INPUT OUTPUT 则在预览窗口出现输入 输出端口的图标 在原理图中单击 则可在原理图中添加输入 输出端口 选中输入 输出端口符号 拖到合适的位置 并将输入 输出端口连接到电路 单击输入 输出端口符号 进入编辑对话框 在 String 栏中分别输入输入 输出端口名称 然后单击 OK 按钮 完成端口的放置 如图8 40所示 注意 这里的端口名称必须与子电路框图中一致 5 子电路编辑完后 选择菜单命令 Design GotoSheet 这时出现如图8 50所示对话框 选择 Rootsheet1 然后单击 OK 按钮 即使ISIS回到主设计图页 需要返回主设计页也可以在子图页空白处单击右键 选择 ExittoParentSheet 选项 图8 49对象选择器中内容图8 50 GotoSheet 对话框 6 单击子电路图框 进入子电路编辑对话框 可对子电路属性进行编辑 如图8 46所示 可在 Properties 中输入以下内容 U26 74LS00 以此定义子电路图中所使用元件为74LS00 7 单击 OK 完成该对子电路的编辑 同时实现了电路的层次化 层次电路图8 39中另一子电路是SLAVE 其编辑方法同MASTER 实际上 这里两个子电路是一样的 其电路名称 Circuit 仍旧是 RSFF 子图框名称 Name 为 SLAVE 所以可以采用复制的方法得到子电路SLAVE 具体操作是 先选中MASTER子模块 然后选择BlockCopy工具进行块复制 如图8 51所示 之后点右键退出 对复制的子电路模块进行属性修改 其电路名称Circuit保持为 RSFF 不变 子图框名称Name改为 SLAVE 即可 图8 51块的复制 如果新建子电路模块 如实体名为 NEW 电路名为 XX 只有部分和前一子电路 如MASTER 内容相同时 可以采用以下方法进行创建 1 单击工具箱中 Sub circuit 按钮 并在编辑窗口拖动 拖出子电路模块 2 从对象选择器中选择合适的输入 输出端口 放置在子电路模块的左右两侧 3 选中端口 直接编辑或使用 PropertyAssignmentTool 对话框编辑端口名称 4 选中子图模块编辑子图模块 并设置实体名 Name 为 NEW 电路名称 Circuit 为 XX 5 将光标放在子图 点右键 选择 GotoChildSheet 菜单项 ISIS将加载一个新的空白子图页 6 在空白页中编辑电路 具体方法如下 在子图中单击右键 选择 ExittoParentSheet 菜单项 ISIS回到主设计图页 将光标放在子图模块 MASTER 上 点右键 选择 GotoChildSheet 进入 MASTER 子图 拖动鼠标 选取需要进行复制的电路部分 单击工具栏中复制按钮 将图复制到剪切板 在子图中单击右键 选择 ExittoParentSheet 菜单项 回到主设计页 将光标放在子图模块 NEW 上 点右键 选取 GotoChildSheet 打开 NEW 子图 单击工具栏中粘贴按钮 则可将剪切板上的图粘贴至子图 NEW 中 粘贴后的子电路中元器件的标识需要重新进行排布 否则和 MASTER 中的元件标识发生重复 具体方法如下 选择 Tools GlobalAnnotator 菜单项 如图8 52所示 打开全局标注器对话框 如图8 53所示 其中 Scope 为标注范围 系统提供了两种标注范围 即 WholeDesign 整个设计 和 CurrentSheet 当前电路 Mode 为标注模式 系统提供了两种模式 即 Total 综合式 和 Incremental 增量式 这里可以选择 WholeDesign 和 Total 然后单击 OK 系统自动完成标注子电路 接着完成 New 中除复制部分以外的电路 编辑完 New 中全部电路之后 在 NEW 子图中单击右键 选择 ExittoParentSheet 回到主设计页 7 单击子电路模块 进入子电路编辑对话框 可在 Properties 中添加子电路属性 然后单击 OK 按钮 完成对此子电路的编辑工作 2 将创建好的子电路放到主电路中合适的位置按照图8 39连接电路 完成层次电路的设计 图8 52选择Tools GlobalAnnotator图8 53全局标注器对话框 8 5模块元器件的设计 在电路原理图的设计过程中 为简化电路的设计 增强电路的层次性 常常用到模块元器件 模块元器件是一个特殊的元件 能够定义为通过电路图表示的模块 能够任意设定层次 由相对较复杂的电路组成 下面我们也通过一个实例来介绍其创建的方法 具体步骤如下 1 新建ISIS设计文档 2 单击工具栏中的 2Dgraphicsbox 按钮 则在对象选择器中列出各种不同种类标注 选择 COMPONENT 选项 并在编辑窗口拖动 画出元器件外形 3 单击 Devicepin 按钮 在此模式下 对象选择器出现各种引脚 选择 DEFAULT 项 并在编辑窗口单击 将引脚放置到电路图中适当的位置 如图8 54所示 4 光标放在引脚上单击右键 选中 EditProperties Ctrl E 打开引脚属性对话框 如图8 55所示 其包括以下可设置内容 图8 54新建元器件模型图8 55引脚属性对话框 PinName引脚名称 DefaultPinNumber默认引脚编号 Drawbody是否显示引脚 Drawname是否显示引脚名称 RotatePinName是否旋转引脚名称 Drawnumber是否显示引脚编号 RotatePinNumber是否旋转引脚编号 ElectricalType引脚电气类型 这里 系统提供了8种引脚类型 分别为PS Passive 无源器件引脚 IP Input 模拟或数字元器件的输入引脚 OP Output 模拟或数字元器件的输出引脚 IO Bidirection 微处理器或RAM数据线引脚 TS Tristate ROM的输出引脚 PU PullUp 发射极 源极的开路输出 PD PullDown 集电极 漏极的开路输出 和PP PowerPin 电源 地引脚 本电路中三个引脚可设置为如表8 1所示的类型 设置完成后 单击 OK 按钮 完成引脚设置 5 光标放在图块上 单击右键 选中 EditProperties Ctrl E 打开属性对话框 如图8 56所示 在此可设置图块的线性 填充色等 也可采用默认设置 直接选择 Cancel 即可 图8 56图块属性编辑对话框 6 单击工具箱中的 2Dgraphicstext 按钮 则在对象选择器中列出各种不同标注 选择 COMPONENT 选项 并在图块中单击 进入 Edit2DGraphicsText 对话框 如图8 57所示 在 String 中输入 VCO 并根据要求设置字体格式和位置等 然后单击 OK 确认退出 7 单击工具箱中的 2Dgraphicstext 按钮 选择 PIN 选项 同上 编辑引脚文本 得到的模块如图8 58所示 图8 57Edit2DGraphicsText对话框 图8 58编辑后的模块 8 拖动鼠标选中模块 打开 Library MakeDevice 菜单项 出现 MakeDevice 对话框 如图8 59所示 在 DeviceName 中输入 VCO 在 ReferencePrefix 中输入 U 在 ExternalModule 中输入 VCO 然后单击 Next 图8 59MakeDevice对话框 9 一直单击 Next 直至进入如图8 60所示的对话框 10 单击第一个 New 按钮 打开一个新建目录对话框 如图8 61所示 输入 USE 作为新建目录的名称 然后单击 OK 完成 这时 在拾取元件窗口内 DeviceCategory 列表框中 即出现 USE 图8 60MakeDevice对话框图8 61新建目录对话框 至此完成该模块元器件的创建 但此模块元器件的内容还是空的 下面继续介绍怎样建立它的层次结构 1 单击工具箱中的 Component 按钮 2 选择 Library PickDevice Symbol 菜单项 打开拾取元件对话框 或者直接单击对象选择器上方的 P 按钮 3 在关键字区域输入 VCO 则会列出相应元件 选择 VCO 单击 OK 按钮 即可将 VCO 添加到设计文档 4 在对象选择器中选择 VCO 并在编辑区单击鼠标 则可把 VCO 元件放置于设计文档 5 光标放在元件上 单击右键 从弹出的快捷菜单中选择 EditProperties 进入元器件编辑对话框 如图8 62所示 在 ComponentReference 文本框中输入 VCO1 ComponentValue 文本框中输入 VCO 并选中 Attachhierarchymodule 复选框 确保元器件参考号和元器件值适合电路实体名和电路名 6 设置完成后 单击 OK 按钮 结束编辑 7 将光标放在模块元件上 单击右键 选择 GotoChildSheet ISIS将会加载一个空白页 图8 62元件编辑对话框 8 在此空白页中编辑如图8 63所示电路 电路元器件列表见表8 2所示 添加电路的基本步骤如下 图8 63模块元件内部电路 首先放置输入 输出端 单击工具箱中的 Inter sheetTerminal 按钮 在对象选择器中列出所包含项目 分别选中 INPUT 和 OUTPUT 则在预览窗口出现输入 输出端口的图标 在原理图中单击 即可在图中添加两个输入端口和一个输出端口 拖动并放置到合适的位置 选中输入 输出端口符号单击 进入端口属性编辑对话框 分别将输入端口定义为 和 输出端口定义为 OP 单击 OK 完成对端口的编辑 按照图8 63和表8 2添加元器件 并连线 对电路进行编辑 光标放在 AD1 上 单击鼠标右键 从弹出的快捷菜单中选择 EditProperties Ctrl E 进入元器件编辑对话框 如图8 64所示 图8 64AD1元件属性编辑对话框 在 OtherProperties 文本框中输入以下信息 VTL 2VHL 3VTH 4VHH 3光标放在 AVS1 上 单击鼠标右键 从弹出的快捷菜单中选择 EditProperties Ctrl E 进入元器件编辑对话框 在 OtherProperties 文本框中输入 VALUE 2 5 1 SIN V A B 光标放在 VS1 上 单击鼠标右键 从弹出的快捷菜单中选择 EditProperties Ctrl E 进入元器件编辑对话框 在 OtherProperties 文本框中输入 VALUE 在编辑页的空白处点右键 选择 ExittoParentSheet 回到主设计页 选中模块元器件 进入元器件属性编辑对话框 如图8 65所示 在 AllProperties 中输入以下信息 FMIN 750GAIN 50定义子电路中频率和增益的取值 单击 OK 完成对子电路的编辑 当需要使用此子电路时 将其放在合适的位置进行连线和编辑即可 图8 65模块元器件属性编辑对话框 8 6网络表文件的生成 无论是简单的原理图还是层次原理图都包括两类信息 即图形和电气连线 生成网络表的过程就是提取电气数据并用一种其他CAD程序能够使用的格式表示这些数据 但是 大多数供应商都是自成系统 所以网络表文件并没有统一的标准 在这种情况下 Proteus使用自己的文件格式 称为 SDF SchematicDescriptionFormation 它设计紧凑 可读性好 非常容易处理 同时也是一种开放的文件格式 8 6 1网络的相关概念 所谓一个网络 net 就是彼此连接在一起的一组引脚 ISIS中的引脚由它所在元件的连接关系来定义 包括电气接口类型 引脚名或引脚号 网络可以被命名 网络表编译器的一个作用就是合并所有同名的网络 各组引脚的连接关系不一定需要用连线来表示 如果一个元件或几个元件的几个引脚同名 这些引脚会被认为在内部是互连的 这对于避免在一页上有过多交叉连线是非常有用的 同时这也为多页设计当中确定连接关系提供了方便 以下两种命名方式会被认为是一个网络 同一个线标号连接到一个网络和同一个逻辑终端连接到一个网络 如果以上情况使用了不同的名字 网络将呈现所有的名字 而且合并任何一个与这些名字相同的其他网络 最终的SDF文件将选择其中一个作为网络名 网络名按优先级递减顺序排列为 电源线和隐藏电源引脚 PowerRails HiddenPowerPins 双向终端 Bi DirectionalTerminals 输出终端 OutputTerminals 输入终端 InputTerminals 一般终端 GenericTerminals 总线单元和线标号 BusEntries WireLabels 作为特殊情况 未命名的电源终端被认为是VCC 未命名的地终端被认为是GND 网络名可以包含文字和数字符号 减号 下划线 还可以用空格 感叹号 和星号 其中感叹号 和星号 具有特殊意义 后面将要提到 另外 网络名对英文字母的大小写是有区别的 元件库中的许多芯片都有隐藏的电源引脚 网络表生成器遇到这种情况将创建一个新的网络 并把隐藏引脚的名字分配给它 例如 一个7400将生成两个网络 14引脚VCC和7引脚GND 因为所有同名网络都会被合并 所以所有同名引脚会被连到一起 在一些设计中 特别当CMOS和TTL逻辑混合时 用户需要将两组隐藏的电源引脚连接在一起 比如VCC和VDD GND和VSS 这可以通过放置两个GenericTerminal 然后连线它们 如图8 66所示 并用合并的网络名标识它们 例如PSU PowerSupplyUnit 电路的输出端 经常要连接好几个终端 图8 66两组隐藏的电源引脚连接在一起的方法 有些时候需要让隐藏的电源引脚连到不同的网络 这可以通过给带有隐藏电源引脚的元件添加用户名属性来实现 例如7404 当设置属性VCC VCC1 将强迫引脚14连接到VCC1 注意 在多元素元件 复合元件 中 比如7404 必须为所有的子元件添加这个属性 操作的具体方法是 将光标放在元件上单击右键 选择 EditProperties 如图8 67所示 打开图8 68中的 EditComponent 对话框 通过单击 EditComponent 对话框上的 HiddenPin 按钮可以看到和编辑分配到元件的隐藏引脚的名字 如图8 68上面的小窗口所示 在层次电路的设计中 如果需要在一个子页上做一个直连到另一页 Root或者Child 的连接 全局网络是非常有用的 图8 67右键属性窗口图8 68EditComponent对话框 通常 用VSM调试一个设计时会有这种要求 ISIS网络中的感叹号 作为全局网络的一个标识 例如 标有 CLK 的终端将被认为连接到其他所有标有 CLK 的终端上 也连接到根页面 主设计图 上仅标有CLK的终端上 但对电源网络 却不需要这样做 除非没有在 Design EditDesignProperties 对话框上取消 GlobalPowerNets 选项 另外 未命名的电源和地实际上被认为是 VCC 和 GND 所以也是全局的 连接复合元件的内部子件 Inter ElementConnectionsforMulti ElementParts 用来处理VSM模块创建时的不确定性 例如一个双路OP放大器1458 如图8 69所示 很明显 这个模块是由两个子件组成的复合元件 它们共用电源连接 如果1458只在OP AMPA上画有电源引脚 怎样确定OP AMPB的电源连接呢 可以通过在A子件上加一个网络名为 V 的终端 来确定连接到同一个母元件的所有子件的对应网络上 也就是说 实现方法是通过把星号 作为前导符号 ISIS支持总线引脚和总线引脚之间的连线 通常情况下 直接划线操作即可 但在较复杂的情况下就必须注意ISIS的处理方法 在网络表编辑器中 所有的总线单元 引脚 终端和模块端口 都被分配一个总线范围 这要按照一定基准和宽度来执行 例如 总线D 0 7 的基准为0 宽度为8 ISIS总线连接的基本原理是总线上所有单元 除了结点处由总线标号 都按照基准对齐来连接 例如 两个总线引脚D 0 3 和Q 4 7 连接 如果没有特定的标号 则D0连到Q4 D3连到Q7 以此类推 即使被连接的总线引脚是同一总线的不同段 基准原则仍然适用 不过为了使原理图清晰易读 用户一般都用总线标号进行标注 如图8 70所示 图8 69双路OP放大器1458 图8 70总线引脚和总线引脚之间的连接 基准对齐原则唯一的例外情况是 在一个总线结点处汇集了几个总线段 这种情况下 总线段 BusSection 以Likebit原则来组合 如图8 71所示的例子显示了一些总线引脚如何用总线标号来表示交叉连接的 图8 71总线引脚的交叉连接 在这个例子中 Q0连到D4 Q1连到D5 Q4连到D0 Q5连到D1 以此类推 需要强调的是 总线标号选择与总线引脚名是完全没有关联的 再次强调 基准对齐原则除了总线标号处以外 适用所有的情况 所以Q 0 3 和X 4 7 之间的连接关系是Q0连到X4 Q1连到X5 等等 总线连接也可以像普通连线一样 不使用实际连线而通过使用总线标号和总线终端来实现 如图8 72所示 如果省略了总线终端或标号范围 则使用所连接的总线段的范围 总线范围按如下规则确定 图8 72使用总线标号和总线终端连接总线 如果在总线段中有总线标号 这些标号将以Likebit原则组合 比如 某个结点上有X 0 3 和X 4 7 将在该点上创建X 0 7 总线 若有X 4 7 和X 8 11 则创建X 4 11 如果总线段上没有总线标号 则认为基准是0 因为引脚总是按基准对齐的 宽度是最宽的引脚 考虑如图8 73所示的省略了总线标号范围的连接 图8 73省略了总线标号范围的连接 因为终端X的范围总是X 0 3 所以图8 73实际上是将4条总线引脚连在一个4位总线上 而不是在Q与D之间创建8位总线 注意 没有连接到总线引脚或者不带有总线范围标号或终端的总线段在ISIS中是不允许的 因为ISIS不能确定其内部连接的独立位的名字和编号 应该如图8 74所示这样使用 有些情况下 需要把一个大的总线拆分成几个小总线 如图8 75所示 这里BUSBOX8的8位输出Q 0 7 被分成2个4位总线连到4 bit wotsit子电路模块 在X 4 7 到D 0 3 的连接应用了基准对齐原则 可得到正确结果 标号X 0 7 在这个例子中实际上是多余的 但不会影响正确性 图8 74正确的使用方法 图8 75总线的拆分 综上所述 牢记以下两点 一是基准对齐原则 除非是总线标号在一个总线结点处被合并 二是仅在简单设计中使用没有范围的总线终端标号 没有标号的总线终端或模块端口将采用0基准 8 6 2网络表的生成选择 Tools NetlistComplier 菜单项可以弹出一个对话框 如图8 76所示 在该对话框中可设置要生成的网络表的输出形式 模式 范围 深度及格式 大多数情况 缺省设置就可以了 单击 OK 就会为设计中的所有页生成一个平面的物理连接的网络表 如图8 77所示