MAX+PLUSII软件介绍一.doc

第6章 初探CPLD/FPGA 设计工具MAX+PLUS II MAX+PLUSII 是Altera 公司为开发其可编程逻辑器件而推出的专用软件，其易学、易用、界面友好且集成化程度高。本章以MAX+PLUSII 10.0为例讲解该软件的使用。6.1 MAX+PLUS II 简介 MAX+PLUS II 的全称是Multiple Array Matrix and Programmable Logic User System II(多阵列矩阵及可编程逻辑用户系统II)。从最初的第一代A+PLUS，第二代MAX+PLUS，发展到第三代MAX+PLUS II，Altera 公司的开发工具软件在发展中不断完善。MAX+PLUSII的版本不断升级，功能也越来越强大，目前发行的MAX+PLUS II 已经到了10.1版。6.1.1 MAX+PLUS II 的功能和特点 MAX+PLUS II 是一个完全集成化的可编程逻辑环境，能满足用户各种各样的设计需要。它支持Altera公司不同结构的器件，可在多平台上运行。MAX+PLUS II 具有突出的灵活性和高效性，为设计者提供了多种可自由选择的设计方法和工具。丰富的图形界面，可随时访问的在线帮助文档，使用户能够快速轻松地掌握和使用MAX+PLUSII软件。 MAX+PLUSII 具有的强大功能极大地减轻了设计者的负担，使设计者可以快速完成所需的设计，使用该软件，用户从开始设计逻辑电路到完成器件下载编程一般只需要数小时时间，其中设计的编译时间往往仅需数分钟。用于可在一个工作日内完成实现设计项目的多次修改，直至最终设计定型。 MAX+PLUS II 开发系统众多突出的特点，使它深受广大用户的青睐。1. 开放的界面Altera 公司与EDA开发商紧密合作，使MAX+PLUS II 可以与其他工业标准的设计输入、综合和校验工具相连接。它与EDA工具的接口遵循EDIF200、EDIF300，参数模块库LPM2.1.0，标准延迟格式SDF1.0，SDF2.0，VITAL 95，VHDL 1987及VHDL1993等多种标准。用MAX+PLUS II 软件接口允许用户使用Altera 或标准EDA设计工具来创建逻辑设计，使用MAX+PLUS II 的编译器对Altera器件的设计进行编译，使用Altera或其他EDA校验工具进行器件级或板级仿真。当前MAX+PLUS II 软件提供与多种第三方EDA工具的接口，其中包括：l Cadence 3.1*Exemplar Logic LeonardoSpectrum 2001.1a*Innoveda (formerly Viewlogic) Workview Office7.54*Mentor Graphics C.2*Model Technology Modelsim EE 5.4e and Modelsim PE5.4e*Motive 5.1.6*Synopsys Design Compiler/FPGA Compiler 1999.10*Synopsys FPGA Compiler II 3.5 *Synopsys FPGA Express 3.5.1 * Synopsys PrimeTime 1999.10 *Synopsys Synplify 6.22设计与结构无关 MAX+PLUSII支持 Altera公司的 Classic、ACEX 1K、 MAX 3000、 MAX 5000、 MAX 7000、 MAX 9000、 FLEX 6000和 FLEX 10K等系列的可编程逻辑器件，门数为600250000门，提供了工业界真正与结构无关的可编程逻辑设计环境。MAX+PLUSII的编辑器还提供了强大的逻辑综合与优化功能以减轻用户的设计负担。3可在多种平台运行 MAX+PLUSII软件可在基于PC机的Windows NT 4.0、 Windows98、Windows2000操作系统下运行，也可在Sun SPARCstations、HP 9000 Series 700/800、IBM RISC System/6000等工作站上运行。4完全集成化MAX+PLUSII软件的设计输入、处理、校验功能完全集成于可编程逻辑开发工具内，从而可以更快的进行调试，缩短开发周期。5模块化工具设计者可以从各种设计输入、编辑、校验及器件编程工具中作出选择，形成用户风格的开发环境，必要时还可以在保留原始功能的基础上添加新的功能。由于MAX+PLUSII支持多种器件系列，设计者无须学习新的开发工具即可对新结构的器件进行开发。6支持硬件描述语言（HDL）MAX+PLUSII软件支持多种HDL的设计输入，包括标准的VHDL、 Verilog HDL及Altera公司自己开发的硬件描述语言AHDL。7MegaCore功能MegaCore 是经过预先校验的而为实现复杂的系统级功能提供的HDL网表文件。它为 ACEX 1K、MAX7000、MAX9000、FLEX6000、FLEX8000、FLEX 10K系列器件提供了最优化设计。用户可以从Altera公司购买这些MegaCore，使用他们可以减轻设计任务，使设计者将更多的时间和精力可以投入到改进设计和最终产品上去。8. OpenCore 的特点 MAC+PLUS II 软件具有开放性内核的特点，OpenCore 可供设计者在购买产品前来对自己的设计进行评估。6.1.2 软件的版本 MAX+PLUS II 软件按照使用平台可以分为PC机版和工作站版，按使用对象可分为商业版、基本版和学生版。l 商业版 支持全部输入方式和版本发行时的除APEX系列之外的所有Altera CPLD 器件。商业版运行时需要一个授权码和一个附加的并口硬件狗。l 基本版（BaseLine） 在商业版上作了一些限制。如，不支持VHDL，不能进行功能仿真，不支持某些器件等，基本版不需要并口硬件狗，只需要向Altera申请一个基本版授权码即可。l 学生版（E+MAX）支持商业版的全部功能，但可使用的逻辑功能模块受到限制，且只支持几个器件。若要安装学生版，应向Altera 公司大学项目部申请学生版授权码。6.1.3系统要求MAX+PLUS II 软件对计算机的要求较低，最低配置要满足以下条件。l 操作系统：Windows 95/98 或Windows NT4.0.l 安装所占空间：80MB。l 内存要求：可用内存48MB（物理内存及虚拟内存之和），其中物理内存至少16MB。6.1.4软件的安装 MAX+PLUS II 10.0 的安装非常简单，只要按照安装向导顺序执行即可，再这里就不再赘述了。安装好MAX+PLUS II 后，需要对软件的Licensej进行设置。第一次运行MAX+PLUSII后，会出现如图3.1所示的license setup 的窗口，提示需要一个”License.dat” 文件才能使用该软件。“license.dat”文件可到/authcode/index-u.html网站上申请，在申请前，需要知道所用电脑中的硬盘序列号。单击在如图3.1所示中的“System info”,将出现如图3.2所示的窗口，从中可以看到您的硬盘的序列号，例如图中的“A893ABDA”。有了这个序列号，通过email，可以获得一个“license.dat”文件，将此文件的路径连同文件名一起写入如图3.1所示的“License File or Server Name”对话框中，之后会发现左栏“Licensed Feature”项增多了，单击“OK”即可正常使用MAX+PLUS II 了。若在以后的运行中试图更新“Licensed.dat”文件，可以从“Option”菜单中选择“License Setup”,开始新的“License.dat”文件设置过程。6.1.5 MAX+PLUSII 的操作环境MAX+PLUS II 由设计输入、项目处理、项目检验和器件编程等4部分组成，如图3.3所示。所有这些部分都集成在一个可视化的操作环境下。MAX+PLUS II 管理窗口包括项目路径、工作文件标题条、MAX+PLUS II菜单条、快捷工具条和工作区等几个部分。设置好授权码后，启动MAX+PLUS II即进入MAX+PLUS II 管理窗口，如图6.4所示。MAX+PLUS II 还为用户提供了功能强大的在线帮助功能。通过使用在线帮助，用户可以获得设计中所需的全部信息。在线帮助可以通过使用功能键或鼠标打开。按F1键可以获得对话框内容、高亮度菜单命令或弹出式的帮助信息；按Shift+F1键或点击快捷工具按纽即可进入在线帮助状态，此时点击屏幕上任何可见的条目，都可获得有关该项的帮助信息。 设计输入MAX+PLUSII MAX+PLUSII文本编辑器 图形编辑器MAX+PLUSII MAX+PLUSII符号编辑器 波形编辑器 项目编译 编译器 数据库网表提取器 建库器 逻辑 适配器综合器项目校验 MAX+PLUSII仿真器 MAX+PLUSII 时间分析器 器件编程 MAX+PLUSI I 编程器MAX+PLUS II信息处理器 和 层次提示 图3.3 MAX+PLUSII 的组成6.1.6 MAX+PLUS II 的设计方法 使用MAX+PLUS II 的设计过程包括以下几步，若任何一步出现错误或为达到设计要求则应进行修正设计，重复其余各个步骤。设计方法示意图如图3.5所示。Design Entry设计输入 Synthesis 综合MAX+PLUSIIPlace&Route布局布线下载Pre-& Post-Lay out Simulation 前（功能）/后（时序）仿真 EDIF/VHDL EDIFSDF 图 3.5 MAX+PLUS II 设计过程 图3.5 MAX+PLUSII的组成1输入设计项目逻辑设计的输入方法有图形输入，文本输入，波形输入以及第三方EAD工具生成的设计网表文件输入等。输入方法不同，生成的设计文件也不同，如图3.6所示。 设计文件 生成文件MAX+PLUSII波形编辑器MAX+PLUSII符号编辑器 gdf wdf sym MAX+PLUSII图形编辑器MAX+PLUSII文本编辑器tdf vhd inc 用户 第三方EDA工具 sch edf lmf xnf 图3.6 MAX+PLUSII的设计输入方法2编译设计项目首先，根据设计项目要求设定编译参数和编译策略，如选定器件，锁定引脚，设计逻辑综合方式等。然后，根据设定的编译参数和编译策略对设计项目进行网表提取，逻辑综合和器件适配，并产生报告文件，延时信息文件和器件编程文件，供分析，仿真及编程用，如图3.7所示。设计文件 仿真/定时MAX+PLUSII编译器 文件gdf snf逻辑综合器数据库建库器网表提取器tdf 报告文件适配器划分器仿真/定时SNF提取器vhd rpt 编程文件sch pof汇编器设计诊断器EDIF,VHDL及Verilog网表写入器 sof jededfxnf sdo edo vo vho 第三方EDA文件 图3.7 MAX+PLUSII的编译方法3校验设计项目项目校验方法包括功能仿真、模拟防真和定时分析。功能仿真是在不考虑器件延时的理想情况下仿真设计项目的一种项目验证方法，称为前仿真。通过功能仿真可以用来验证一个项目的逻辑功能是否正确。模拟仿真（时序仿真）是在考虑设计项目具体适配器件的各种延时的情况下仿真设计项目的一种项目验证方法，称为后防真。时序仿真不仅测试逻辑功能，还测试目标器件最差情况下的时间关系。通过时序仿真，在把项目编程到器件之前全面检测项目，以确保在各种可能的条件下都有正确的响应。MAX+PLUSII的仿真过程如图3.8所示。定时分析用来分析器件引脚以及内部节点间的传输路径延时、时序逻辑的性能（如最高工作频率、最小时钟周期等）以及器件内部各种寄存器的建立/保持时间，如图3.9所示。4.编程验证设计项目用MAX+PLUSII编程器通过Altera编程硬件或其他工业标准编程器将经过仿真确认后的编程目标文件输入所选定的Altera CPLD器件中，然后加入实际激励信号进行测试，检查是否达到设计要求。MAX+PLUSII编译器MAX+PLUSII波形编辑器MAX+PLUSII文本编辑器MAX+PLUSII仿真器MAX+PLUSII波形编辑器 snf scf scf vec 图3.8MAX+PLUSII的仿真过程时序性能延时矩阵建立/保持矩阵MAX+PLUSII 编译器MAX+PLUSII平面编辑器MAX+PLUSII图形编辑器MAX+PLUSII文本编辑器 snf 图3.9 MAX+PLUSII的定时分析过程下面的几节将分别详细说明这些设计的过程。6.2 图形输入的设计过程本节讲述使用图形输入方法的设计过程。完成一个线路图文件设计的一般步骤为：1项目建立与图形输入，创建一个.gdf的新文件；2项目编译；3项目检查；4目标器件选择与管脚锁定；5器件编程/配置。在本节以下的描述中，以使用74161设计一个模10的计数器为例，将该设计放在目录“c:myworkgraph”下，它仅含一个设计文件，使用图形输入方式。6.2.1 项目建立与图形输入在MAX+PLUSII中，用户的每个独立设计都对应一个项目，每个项目可包含一个或多个设计文件。其中一个是顶层文件，顶层文件名字必须与项目名相同。编译器是对项目中的顶层文件进行编译的。项目还管理各中间文件，项目的所有中间文件的文件名相同，仅后缀名（扩展名）不同。对于每个新的项目，最好建立一个单独的子目录。1.项目建立(1) 启动MAX+PLUSII从“开始”菜单“程序”中的Altera组中选择并单击“MAX+PLUSII”项，即出现MAX+PLUSII管理器窗口。(2) 建立项目在“File”菜单中选择”Project”的”Name”选项，在Directories选中刚才为项目所建的目录，在”Project Name”区键入项目名，单击“OK”即可。2.图形输入(1) 建立图形输入文件 File Project New Graphic Editor file OK左侧工具栏的作用1选择工具 2输入文本 3正交线 4对角线 5弧形 6圆形 7放大 8缩小 9与窗口适配 10连接点接/断 11打开橡皮筋 12关闭橡皮筋 （当橡皮筋功能打开时，移动元件，则连接在元件上的连线跟着移动，不改变同其他元件的连接关系，当橡皮筋功能关闭时，移动元件，则元件被移走，不再维持和其他元件的连接关系。）顶层工具栏的作用1打开层次显示窗口或将其带至前台。 2打开平面图编辑器或将其带至前台。 3打开编译器窗口或将其带至前台。 4打开仿真器窗口或将其带至前台。 5打开时序分析器窗口或将其带至前台。 6打开编程器窗口或将其带至前台 7项目命名 8将工程名设置为和当前文件名一样。 9打开当前工程的顶层设计文件或将其带至前台。 10保存所有打开的编译器输入文件，并检查当前工程的语法和其他基本错误。11保存工程所有打开的设计文件，并启动编译器。12保存工程内所有打开的仿真器输入文件，并启动仿真器。13查找文本 14查找并替换文本 15在层次编辑器中查找 16在底层编辑器中查找(2) 调入元件符号在图形编辑区双击，弹出Enter symbol对话框，双击目录，单击元件。各种库的特点简介库名内容用户库放有用户自建的元器件,即一些底层设计Prim(基本库)基本的逻辑块器件，如各种门，触发器等Mf(宏功能库)包括所有74系列逻辑元件Mega_lpm包括参数化模块,功能复杂的高级功能模块，如可调模值的计数器、FIFO、RAMedif和mf库类似（3）连线连线：“+“形光标 从第一端口拖动到第二端口删除：选中 变红 Del（4）添加输入/输出引脚添加同元件， 双击 改写3.项目编译Compiler Start 编译成功后可生成时序模拟文件及器件编程文件。若有错误，编译器将停止编译，并在下面的信息框中给出错误信息。双击错误信息条，将对错误进行定位。Compiler- Netlist Extractor-编译器网表提取器，生成网表文件（描述各元件之间连接信息）Databuse Buider-数据库建库器Logic synthcsizer-逻辑综合器，对设计进行逻辑综合，去掉冗余逻辑，化简。Partitioner-分配器，将用户给定的逻辑功能分配在多个器件中实现。Fitter-适配器，它通过一定的算法，进行布局布线，将通过逻辑综合的设计最恰当的用一个器件来实现。Timing SNF Extractor-时序模拟的模拟器件网表文件生成器，它可产生用于时序模拟的标准时延文件。如果需要进行功能模拟，可以从”processing”菜单中选择”Functional SNF Extractor”项，此时编译器仅由Compiler Netlist Extractor, Database Buider和Functional SNF Extractor 三项构成。Assembler-装配器生成用于器件下载/配置的文件。编译器自动为用户设计选择目标器件进行管脚锁定。4.项目检验编译器通过“Timing SNF Extractor”后就可以进行时序模拟。（1） 建立波形输入文件（SNF）File NewWaveform Editor File(.scf) “ok”Name下单击鼠标右键Enter Nodes from SNFtypeinput和outputsList(“在Availuble Nodes&Groups”区看到设计中使用的输入/输出信号，蓝色高亮表示被选将这些信号选择到“selectd Nodes &Groups”区，可观测ok波形编辑器窗口发生变化。FileSave 保存为默认名，counter 10.scf.扩展名“scf”表示模拟通道文件。（2）编辑输入节点波形，即建立输入信号的波形。Optionssnpa to Gridshow Gird-设置Grid size 默认为1us由 FileEnd Time （3）绘制波形图形用工具条a.选择某个对象执行移动、复制及剪切等操作；b.输入或编辑文字c.选中某段波形，并直接对其赋值；d.为时钟信号“clk”周期赋值；e.为有规律周期性的单个信号赋值；f.为某段总线赋值；g.为状态机赋值（4）进行时序模拟仿真Max+plusIISimulatorStartOpen SCF检查结果为观测方便，将q3、q2、q1、和q0作为一组来观测方法：将鼠标移到“Name”区，选中q3、q2、q1和q0，在选中区上单击右键，打开浮动菜单，选择”Enter Group” q3.0，进行选择。5.目标器件选择与管脚锁定（1）选择器件AssignDeviceDevice Family(进行器件系列选择)在窗口选择器件单击OK即可。（2）管脚锁定AssignPin/location/chip在“node”区，填上信号名，在“pin”区，填上管脚名，在“pin type”区选择信号输入/输出类型。然后单击“Add”即锁定该管脚。删除或修改“Exising Pin/location/Chip Assignments” “Delete,Change”重新编译后，再重新进行项目校验（时序仿真），如果正确，那么进行器件编程/配置。6.器件编程/配置通过项目编译后生成的文件.sof用于下载。将下载电缆一端插入LPT1(并行口)，另一端插入系统板，打开系统板电源。 MAX+PLUSProgrammerConfigure 如果第一次下载OptionHardware Setup在Hardware Type中选择BitBlaster单击OK即可。6.3工具条和常用菜单选项说明在上一节中向读者展示了如何利用MAX+PLUSII进行一次完整的设计，本节将对MAX+PLUSII强大的管理窗口中的各个部分作一个全面地介绍，建议读者在学习本节的同时，能够结合上一节的操作设计过程，对每个菜单以及工具快捷键游一个更深刻的体会和记忆，相信这对读者将来的设计是大有益处的。6.3.1 菜单栏 MAX+PLUSII的菜单栏包括各种命令操作和参数设置，主要有MAX+PLUSII、File、Assign、Options和Help5个下拉菜单。 1MAX+PLUSII菜单用于启动各种应用功能并在他们之间进行切换，（1）Hierarchy Display选项-打开层次显示窗口，显示当前文件的层次结构，并提供层次内各文件的快速启动与移动操作。（2）Graphic Editor选项打开图形编辑器窗口，创建与编辑文件后缀名为“.gdf”和”.sch”的图形文件。（3）Symbol Editor选项打开符号编辑器窗口，用户可在其中查看、创建或编辑自己的符号文件，文件后缀名为“.sym”。(4)Text Editor选项打开文件编辑器窗口，用户可在其中查看、创建或编辑文件格式的设计文件。（5）Waveform Editor选项打开波形编辑器窗口，提供了一个图形化的环境，用以创建和编译文件后缀名为“.wdf”和“.scf”的波形文件。(6)Floorplan Editor选项打开平面图编辑器窗口，在其中可以查看和分配当前工程的芯片引脚和逻辑单元。（7）Compiler选项打开仿真器窗口，用于在写入硬件之前对工程做逻辑和时序特性的仿真。（8）Simulator选项打开仿真器窗口，用于在写入硬件之前对工程做逻辑和时序特性的仿真。（9）Timing Analyzer 选项打开时序分析窗口，对工程进行时序性能的分析。（10）Programmer选项打开编程器窗口，以便对Altera的器件进行下载编程。（11）Message Processor选项-打开消息处理机窗口，其中显示运行其他MAX+PLUSII应用功能时发生的错误信息以及相关的警告信息。2.File菜单MAX+PLUS II的File菜单除具有文件管理的功能外还有许多选项，（1）Project选项它的下面还有子菜单，Name选项给工程命名。工程名是顶层设计文件或编辑文件的名字，没有文件扩展名。工程包括设计中用到和产生的所有文件Set Project to Current File选项为当前所打开的文件创建同名的工程。Save &Compile选项保存所有打开的编译器输入文件，启动MAX+PLUS II编译器编译当前工程。Save &Simulate选项保存当前工程的测试向量文件或.scf文件，启动MAX+PLUS II仿真器仿真当前工程。Save,Complie&Simulate选项保存所有打开的编译器输入文件和测试向量文件（或.scf文件）,启动MAX+PLUS II编译器编译当前工程，然后启动MAX+PLUS II彷真器彷真当前工程。Archive选项将当前工程下的所有文件拷贝到存档目录下备份。（2）New选项（1）Project选项它的下面还有子菜单，Name选项给工程命名。工程名是顶层设计文件或编辑文件的名字，没有文件扩展名。工程包括设计中用到和产生的所有文件Set Project to Current File选项为当前所打开的文件创建同名的工程。Save &Compile选项保存所有打开的编译器输入文件，启动MAX+PLUS II编译器编译当前工程。Save &Simulate选项保存当前工程的测试向量文件或.scf文件，启动MAX+PLUS II仿真器仿真当前工程。Save,Complie&Simulate选项保存所有打开的编译器输入文件和测试向量文件（或.scf文件）,启动MAX+PLUS II编译器编译当前工程，然后启动MAX+PLUS II彷真器彷真当前工程。Archive选项将当前工程下的所有文件拷贝到存档目录下备份。创建新的设计文件，文件类型可以是图形、文本、波形和符号4中的任何一种。（3）Open选项MAX+PLUS II自动使用适当的编辑器打开一个文件，并使该文件成为当前层次的顶层文件。（4）Delete File选项从计算机中删除一个或多个文件（5）Hierarchy Project Top选项打开当前工程中的顶层设计文件。（6）Mega Wizard Plug-In Manager选项帮助用户一步步创建或修改兆功能模块。（7）Exit MAX+PLUS II选项关闭所有文件，退出MAX+PLUS II。3Assign菜单Device选项为当前设计选择器件。Pin/Location/Chip选项为当前层次树的一个或多个逻辑功能块分配芯片、芯片引脚或芯片内的位置。Timing Requirements选项为当前设计的tpd、tco、tsu、fmax等时间参数设定时序要求。Clique选项定义一个或多个选中的逻辑功能块为某个单元的组成部分，该单元将被适配进相同的LAB、row或是芯片中Logic Options选项设定编译器对当前节点、总线等的逻辑综合类型和（或）逻辑选项Probe选项为输入或输出的节点配置惟一的探针名。Connected Pins选项将当前层次树的一个或多个引脚分配到要使用的引脚组中。Local Routing选项将局部布线的扇出目的地的分配到层次树的一个或多个节点。Global Project Device Options选项为当前工程指定全局默认参数值Global Project Logic Synthesis选项为当前工程指定默认逻辑综合类型和其他的逻辑设置。Ignore Project Assignments选项设置编译器忽略工程的某些资源或器件分配。Clear Project Assignments选项清楚当前工程配置文件（文件扩展名为“.asf”）中某些已指定的配置选项。Back-Annotate Project选项将器件、引脚、逻辑单元等的分配信息复制到适配文件（文件扩展名为“.fit”）。Convert Obsolete Assignment Format选项将MAX+PLUS II5.0以前版本生成的工程分配设置信息转换为配置文件（“.asf”）格式4Options菜单O