EDA练习册答案.doc

第一章1.7.1（1）FPGACPLD（2）SYNPLIFYMODELSIM（3）存储器、运算器、数据选择器（4）模块化、自下至上、自上至下（5）设计输入、仿真验证、综合优化、布局布线、比特流生成1.7.2B A C A C1.7.3（1）答：EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。（2）答：一、20实际70年代的CAD 二、20实际80年代的CAM、CAT、CAE 三、20实际90年代，各类可编程半导体芯片的生产推动了芯片设计技术的发展，硬件描述语言的产生和完善。（3）答：HDL VHDL、Verilog和AHDL第二章2.4.1（1）IEEE-1076（87版）（2）软件模块化（3）一个元件、一个电路模块（4）01（5）信号赋值2.4.2C B A D C2.4.3（1）答：1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本IEEE-1076（简称87版）之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的认同，并逐步取代了原有的非标准硬件描述语言。（2）答：VHDL适用于行为级和RTC级描述； Verilog HDL和ABEL适合RTC级和门级描述，尤其是ABEL适合门级描述。（3）答：LIBRARY库 程序包 ENTITY 实体 ARCHITECTURE 结构体 PROCESS 进程 CONFIGURATION 配置第三章3.9.1（1）实体外部电路（2）GENERIC（3）资源库设计库（4）standardtextio文件程序包（5）块（BLOCK）文件（COMPONENT）3.9.2A C D B B3.9.3（1）答：INOUT：为输入输出双向端口，即从端口内部看，可以对端口进行赋值，即输出数据。也可以从此端口读入数据，即输入。BUFFER：为缓冲端口，功能与INOUT类似，区别在于当需要读入数据时，只允许内部回读内部产生的输出信号，即反馈。举个例子，设计一个计数器的时候可以将输出的计数信号定义为BUFFER，这样回读输出信号可以做下一计数值的初始值。（2）答：块语句：是由一系列并行语句构成的组合体，它的功能是将结构体中的并行语句组成一个或多个子模块。进程语句：定义顺序语句模块，用以将从外部获得的信号值或内部运算数据向其他的信号进行赋值。信号赋值语句：将设计实体内的处理结果向定义的信号或界面端口进行赋值。子程序调用语句：可以调用进程或参数，并将获得的结果赋值于信号。 元件例化语句：对其他的设计实体做元件调用说明，并将此元件的端口与其他元件、信号或高层实体的界面端口进行连接。（3）答：1、std_logic_1164程序包 2、std_logic_arith程序包 3、std_logic_signed程序包 4、std_logic_unsigned程序包第四章4.6.1（1）数值标识符（2）常量信号变量（3）标量型 复合类型 存取类型 文件类型（4）-（231-1） 231-1（5）限定性数组非限定性数组4.6.2B B D A D 4.6.3（1）答： 必须以英文字母开头。 字符可以是大写、小写的数字（09）和下划线（_）。 下划线前后都必须有英文字母或数字。 EEA工具综合、仿真时，段标识符不区分大小写。（2）答：综合器自动实现枚举类型元素的编码，一般将第一个枚举量（最左边）编码为0，以后的依次加1。编码用位矢量表示 ，位矢量的长度将取所需表达的所有枚举元素的最小值。（3）答：第五章5.10.1（1）顺序描述 并行描述（2）赋值对象 赋值符号 赋值源（3）执行 挂起（4）过程 函数（5）ASSORTION VIOLATION ERROR 错误5.10.2B A A C D5.10.3（1）答：变量赋值与信号赋值的区别：变量具有局部特征，它的有效性只局限于所定义的一个进程中，或一个子程序中，它是一个局部的、暂时性数据对象，对于它的赋值是立即发生的。信号具有全局特征，它不但可以作为一个设计实体内部各单元之间数据传送的载体，而且可通过信号与其他的实体进行通信，信号的赋值不是立即发生的，它发生在一个进程结束时。（2）答：EXIT在循环语句中跳出循环、结束循环、不再执行； NEXT在循环语句中有条件或无条件的转向控制、结束本次循环，接着依然执行本次循环，而没有跳出本次循环。（3）答：用来结束当前子程序的执行，并返回主程序，RETURN只能用于子程序体中。第六章6.8.1（1）进程说明部分、顺序描述语句、敏感信号（2）进程和子程序内部 进程之外（3）名字关联 符号关联（4）元件例化（5）FOR-GENERATE IF-GENERATE6.8.2D D A B C6.8.3（1）答：分类：简单信号赋值、条件信号赋值和选择信号赋值三种； 共同点：1、赋值目标必须都是信号2、所有赋值语句都是在结构体中同时执行，与书写顺序无关3、每一个信号赋值语句相当于一个缩写的进程语句。（2）答：1、独立完整语句 2、应该带有输入、输出、参数列表 3、可以有多个返回值（3）答：FOR-LOOP和FOR-GENERATE：语句格式和循环变量方式相同；前者顺序语句、后者并行语句描述 IF和IF-GENERATE：前者顺序语句、后者并行语句；后者没有IF语句的ELSIF语句。第七章7.4.1（1）工作库（work library）（2）实体名（3）ADD ALLADD（4）功能 时序（5）View/Utity/Made finder或Edit/Inset Node7.4.2C B A C D7.4.3（1）答：设计输入、综合、布局布线、时序分析、仿真、编程和配置（2）答：借助EDA工具的综合器、适配器、时序仿真器和编译器等工具进行处理。（3）答：1、打开波形编译器2、设置仿真时间时域3、保存波形文件4、输入信号节点5、编辑设置输入波形参数6、时钟或高低电平设置第八章8.5.1（1）IFTHENELSE（2）半加器 全加器（3）IEEE.std_logic_unsigned.all（4）通用寄存器 移位寄存器（5）当前状态 当前状态8.5.2A B D C B8.5.3（1）答：移位相减：将除数移位到第一位不为0的位与被除数第一位不为0的数对齐，然后比较1、若AB则A-B，差数在A中，商相应为“1”2、若AB则B