组成原理课后习题答案ppt课件

课后作业答案 第二章 1 写出下列各数的原码 反码 补码表示 用8位二进制数 其中MSB是最高位 又是符号位 LSB是最低位 1 35 原 10100011 35 反 11011100 35 补 11011101 2 127 原 127 反 127 补 01111111 3 127 原 11111111 127 反 10000000 127 补 10000001 4 将下列十进制数表示成IEEE754标准的32位浮点规格化数 2 27 64解 27 64 0 011011 1 1011 2 2E 127 2 125 01111101则规格化表示为 10111110110110000000000000000000 BEC80000H 5 已知X和Y 用变形补码计算X Y 同时指出运算结果是否溢出 1 x 11011y 00011解 先写出x和y的变形补码再计算它们的和 x 补 0011011 y 补 0000011 x y 补 x 补 y 补 0011011 00000110011110 x y 11110无溢出 2 x 11011y 10101解 先写出x和y的变形补码再计算它们的和 x 补 0011011 y 补 1101011 x y 补 x 补 y 补 0011011 110101110000110 x y 00110无溢出 6 已知X和Y 用变形补码计算X Y 同时指出运算结果是否溢出 1 X 11011Y 11111解 先写出x和y的变形补码 再计算它们的差 x 补 0011011 y 补 1100001 y 补 0011111 x y 补 x 补 y 补 0011011 0011111 0111010 运算结果双符号不相等 01为正溢出 3 X 11011Y 10011解 先写出x和y的变形补码 再计算它们的差 x 补 0011011 y 补 1101101 y 补 0010011 x y 补 x 补 y 补 0011011 0010011 0101110 运算结果双符号不相等 01为正溢出 7 用原码阵列乘法器 补码阵列乘法器分别计算X Y 2 x 11111y 11011解 a 带求补器的原码阵列乘法 x 11111 y 11011 x y 01101000101 b 带求补器的补码阵列 x 补 100001 y 补 100101乘积符号位单独运算1 1 0尾数部分算前求补输出 X 11111 y 11011 算后的符号为正 不需要求补 得 x y 01101000101 x y 01101000101 8 用原码阵列除法器计算x y 先乘一个比例因子变成小数 2 X 01011 Y 11001解 符号位Sf 1 0 1 去掉符号位后 y 补 0011001 y 补 1100111 x 补 01011 9 设阶码3位 尾数6位 按浮点运算方法 完成下列取值的 x y x y 运算 1 x 2 011 0 100101y 2 010 0 011110 解 设两数均以补码表示 阶码采用双符号位 尾数采用单符号位 则它们的浮点表示分别为 x 浮 11101 0 100101 y 浮 11110 1 100010求和 1 求阶差并对阶 E Ex Ey Ex 补 Ey 补 Ex 补 Ey 补 11101 00010 11111即 E为 1 x阶码小 应使Mx右移1位 Ex加1 x 浮 11110 0 010010 1 2 尾数求和 00 010010 1 11 10001011 110100 1 3 规格化可见尾数运算结果的符号位与最高位相同 应执行左规格化处理 每左移尾数两次 相应阶码减2 所以结果尾数为1 010010 阶码为11100 4 舍入处理 对本题不需要 5 判溢出阶码两符号位为11 不溢出 故最后结果为 x 浮 y 浮 11100 1 010010真值为2 100 0 101110 求差 2 尾数求差00 010010 1 00 01111000 110000 1 x 浮 y 浮 11110 0 110001真值为2 110 0 110001 10 设数的阶码为3位 尾数6位 用浮点运算方法 计算下列各式 1 23 13 16 24 9 16 解 Ex 0011 Mx 0 110100Ey 0100 My 0 100100Ez Ex Ey 0111 Mx My 0 1101 0 10010110100000000000110100000001110101向左规格化 26 0 1110101 11 某加法器进位链小组信号为C4C3C2C1 低位来的进位信号为C0 请分另按下述两种方法写出C4C3C2C1逻辑表达式 1 串行进位方式 2 并行进位方式解 1 串行进位方式C1 G1 P1C0其中 G1 A1B1P1 A1 B1 A1 B1也对 C2 G2 P2C1G2 A2B2P2 A2 B2C3 G3 P3C2G3 A3B3P3 A3 B3C4 G4 P4C3G4 A4B4P4 A4 B4 2 并行进位方式C1 G1 P1C0C2 G2 P2G1 P2P1C0C3 G3 P3G2 P3P2G1 P3P2P1C0C4 G4 P4G3 P4P3G2 P4P3P2G1 P4P3P2P1C0 第三章 1 有一个具有20位地址和32位字长的存储器 问 1 该存储器能存储多少个字节的信息 2 如果存储器由512K 8位SRAM芯片组成 需要多少芯片 3 需要多少位地址作芯片选择 解 1 220 1M 该存储器能存储的信息为 1M 32 8 4MB 2 1000 512 32 8 8 片 3 需要1位地址作为芯片选择 2 已知某64位机主存采用半导体存储器 其地址码为26位 若使用4M 8位的DRAM芯片组成该机所允许的最大主存空间 并选用内存条结构形式 问 1 若每个内存条为16M 64位 共需几个内存条 2 每个内存条内共有多少DRAM芯片 3 主存共需多少DRAM芯片 CPU如何选择各内存条 解 1 共需内存条数为m m 226 224 4 个 2 每个内存条内有DRAM芯片数为n n 16 4 64 8 32 片 3 主存共需DRAM芯片为 32 4 128 片 每个内存条有16片DRAM芯片 容量为16M 64位 需24根地址线 A23 A0 完成内存条内存储单元寻址 一共有4个内存条 采用2根高位地址线 A25 A24 通过2 4译码器译码产生片选信号对各模块板进行选择 3 用16K 8位的DRAM芯片构成64K 32位存储器 要求 1 画出该存储器的组成逻辑框图 2 设存储器读 写周期为0 5 S CPU在1 S内至少要访问一次 试问采用哪种刷新方式比较合理 两次刷新的最大时间间隔是多少 对全部存储单元刷新一遍所需的实际刷新时间是多少 解 1 组成64K 32位存储器需存储芯片数为N 64K 16K 32位 8位 16 片 每4片组成16K 32位的存储区 有A13 A0作为片内地址 用A15 A14经2 4译码器产生片选信号 逻辑框图为 2 根据已知条件 CPU在1us内至少访存一次 而整个存储器的平均读 写周期为0 5us 假定16K 8位的DRAM芯片用128 1024矩阵存储元构成 如果采用集中刷新 有64us的刷新死时间 肯定不行 如果采用分散刷新 则每1us只能访存一次 也不行 所以采用异步式刷新方式 刷新时只对128行进行异步方式刷新 则刷新间隔为2ms 128 15 625us 可取刷新信号周期大约为15 5us 则两次刷新的最大时间间隔为 15 5 S 对全部存储单元刷新一遍所需实际刷新时间为t 0 5 128 64 S 注意假设的刷新时间不能大于0 5 S 4 有一个1024K 32位的存储器 由128K 8位的DRAM芯片构成 问 1 总共需要多少DRAM芯片 2 设计此存储体组成框图 3 采用异步刷新方式 如单元刷新间隔不超过8ms 则刷新信号周期是多少 解 1 2 3 如果选择一个行地址进行刷新 刷新地址为A0 A8 因此这一行上的2048个存储元同时进行刷新 即在8ms内进行512个周期 刷新方式可采用 在8ms中进行512次刷新操作的集中刷新方式 或按8ms 512 15 5us刷新一次的异步刷新方式 7 某机器中 已知配有一个地址空间为0000H 3FFFH的ROM区域 现在再用一个RAM芯片 8K 8 形成40K 16位的RAM区域 起始地址为6000H 假定RAM芯片有和信号控制端 CPU的地址总线为A15 A0 数据总线为D15 D0 控制信号为 读 写 访存 要求 1 画出地址译码方案 2 将ROM与RAM同CPU连接 解 1 依题意 主存地址空间分布如右图所示 可选用2片27128 16K 8位 的EPROM作为ROM区 10片的8K 8位RAM片组成40K 16位的RAM区 ROM需14位片内地址 而RAM需13位片内地址 故可用A15 A13三位高地址经译码产生片选信号 方案如下 8 设存储器容量为64M 字长为64位 模块数m 8 分别用顺序和交叉方式进行组织 存储周期T 100ns 数据总线宽度为64位 总线传送周期 50ns 求 顺序存储器和交叉存储器的带宽各是多少 解 顺序存储器和交叉存储器连续读出m 8个字的信息总量都是 q 64位 8 512位顺序存储器和交叉存储器连续读出8个字所需的时间分别是 t1 mT 8 100ns 8 10 7s顺序存储器和交叉存储器的带宽分别是 9 CPU执行一段程序时 cache完成存取的次数为2420次 主存完成存取的次数为80次 已知cache存储周期为40ns 主存存储周期为240ns 求cache 主存系统的效率和平均访问时间 解 cache的命中率主存慢于cache的倍率cache 主存系统效率e为平均访问时间Ta为 10 已知cache存储周期40ns 主存存储周期200ns cache 主存系统平均访问时间为50ns 求cache的命中率是多少 解 已知cache 主存系统平均访问时间ta 50ns 而ta h tc 1 h tm 所以h tc tm h tm 50ns tc tm h 50 tmh 50 tm tc tm 50 200 40 200 150 160 93 75 第四章 4 指令格式结构如下所示 试分析指令格式及寻址方式特点 解 指令格式及寻址方式特点如下 双字长二地址指令 用于访问存储器 操作码OP可指定26 64条指令 RS型指令 两个操作数一个在寄存器中 16个寄存器之一 另一个在存储器中 有效地址通过变址求得 E 变址寄存器 D 变址寄存器可有16个 6 一种单地址指令格式如下所示 其中I为间接特征 X为寻址模式 D为形式地址 I X D组成该指令的操作数有效地址E 设R为变址寄存器 R1为基值寄存器 PC为程序计数器 请在下表中第一列位置填入适当的寻址方式名称 解 直接寻址 相对寻址 变址寻址 基址寻址 间接寻址 基址间址寻址 第五章 1 请在括号内填入适当答案 在CPU中 1 保存当前正在执行的指令的寄存器是 2 保存当前正在执行的指令地址的寄存器是 3 算术逻辑运算结果通常放在和 答 1 IR 2 AR 3 通用寄存器 R 和数据缓冲寄存器 DR 还有状态字寄存器 PSW 2 参见下图 课本P140图5 15 的数据通路 画出存数指令 STAR1 R2 的指令周期流程图 其含义是将寄存器R1的内容传送至 R2 为地址的主存单元中 标出各微操作信号序列 解 STAR1 R2 指令是一条存数指令 其指令周期流程图如下图所示 6 假设某机器有80条指令 平均每条指令由4条微指令组成 其中有一条取指微指令是所有指令公用的 已知微指令长度为32位 请估算控制存储器容量 解 80条指令 平均每条指令由4条微指令组成 其中有一条公用微指令 所以总微指令条数为80 4 1 1 241条微指令 每条微指令32位 所以控存容量大约为241 32 8 964B 8 某机有8条微指令I1 I8 每条微指令所包含的微命令控制信号如下表所示 a j分别对应10种不同性质的微命令信号 假设一条微指令的控制字段为8位 请安排微指令的控制字段格式 解 为了压缩控制字段的长度 必须设法把一个微指令周期中的互斥性微命令组合在一个小组中 进行分组译码 经分析 e f h 和 b i j 或 d i j 和 e f h 均是不可能同时出现的互斥信号 所以可将其通过2 4译码后输出三个微命令信号 00不用 而其余四个微命令信号用直接表示方式 因此可用以下两种形式安排控制字段格式 另外fhij也是互斥信号可用2 4译码器等等 方法可列出可能互斥的信号 找两个同时出现频率较多的 ij 和 fh 11 已知某机采用微程序控制方式 控存容量为512 48位 微程序可在整个控存中实现转移 控制微程序转移的条件共4个 微指令采用水平型格式 后继微指令地址采用断定方式 请问 1 微指令的三个字段分别应为多少位 2 画出对应这种微指令格式的微程序控制器逻辑框图 答 1 假设判别测试字段中每一位作为一个判别标志 那么由于有4个转移条件 故该字段为4位 下地址字段为9位 因为控存容量为512单元 微命令字段则是 48 4 9 35位 2 对应上述微指令格式的微程序控制器逻辑框图如图所示 其中微地址寄存器对应下地址字 P字段即为判别测试字段 控制字段即为微命令字段 后两部分组成微指令寄存器 地址转移逻辑的输入是指令寄存器的OP码 各种状态条件以及判别测试字段所给的判别标志 某一位为1 其输出修改微地址寄存器的适当位数 从而实现微程序的分支转移 就是说 此处微指令的后继地址采用断定方式 第七章 7 某磁盘存贮器转速为3000转 分 共有4个记录面 每毫米5道 每道记录信息为12288字节 最小磁道直径