95电第04章组合逻辑电路的分析(康华光)-2

第四章组合逻辑电路(2)重点：1.会分析和设计简单的组合逻辑电路；2.理解加法器、编码器、译码器、数据选择器等常用逻辑部件的工作原理和逻辑功能；3.掌握加法器、编码器、译码器、数据选择器等各种常用逻辑部件的数字集成电路的使用方法。,（1-2）,二、译码器1.译码器的概念译码是编码的反过程，将二进制码重新译成某种信号并输出。译码器具有译码功能的逻辑电路。,2n个输出,n位输入,译码器,输入二进制代码,输出高低电平信号,2.译码器的分类(1)二进制译码器(24线译码,38线译码,416线译码)(2)二十进制译码器,（1-3）,3、二线四线译码器的设计将2位二进制码译成对应的4个输出信号,步骤如下:(1)确定输出信号(端)的个数m(m=2n)2位二进制码n=2,22=4,需要4个输出信号(端)来区别。(2)列译码表(真值表)设:A1A0为2位二进制码输入端;Y0Y3为4个信号输出端。,“-”代表低电平有效,同理推出：,(3)列写逻辑式并化简,使能端:输入0时译码,（1-4）,(4)据逻辑式画逻辑图,（1-5）,(5)双24线集成电路译码器74HC13974HC139逻辑图,74x139的引脚图,输入,输出,使能端,一片74HC139中含两个2-4线译码器,（1-6）,74HC139的逻辑符号,74HC139的真值表(低电平有效),使能端E:译码器在E=0时工作,E=1时不工作。,74HC139的逻辑表达式,输入,输出,使能,（1-7）,用2-4线译码器74HC139产生一组多输出函数。,解：参考上页的逻辑式：,可知：当,74HC139译码器的应用,例1,（1-8）,接线图,（1-9）,4、38线集成电路译码器74HC13838线译码器的设计过程与24线完全相同。(1)74HC138逻辑图P146图4.4.9(a)(2)74HC138的引脚图,(3)74HC138的逻辑符号,输入,输出,使能,（1-10）,(4)74HC138的真值表(低电平有效),返回数据分配器,(5)74HC138的逻辑表达式,（1-11）,(5)74HC138的逻辑表达式,返回数据分配器,（1-12）,用3/8线译码器74HC138实现如下逻辑函数：F=AB+BC+CA,怎么做？,(6)74HC138译码器的应用实现组合逻辑函数,例1,解：,E1=0,E2=0,E3=1,A接到A2端,B接到A1端,C接到A0端,74138输出变成,Y0Y7=各自输入最小项的非,（1-13）,本例中：F=AB+BC+CA,在前述接法下,接线图：,（1-14）,已知某组合逻辑电路的真值表，试用译码器74138和门电路设计该逻辑电路。,解:AA2端,BA1端,CA0端,例2,E1=0,E2=0,E3=1,（1-15）,用一片74138加三个与非门就可实现该组合逻辑电路。,可见，用译码器实现多输出逻辑函数时，优点更明显。,E3E2E1,接线图：,（1-16）,用两片74138扩展为4线16线译码器,例3,译码器的扩展,（1-17）,5、二十进制集成译码器74HC42将4位8421BCD码译成对应的10个输出信号。(1)74HC42的逻辑图,（1-18）,(2)74HC42的真值表(低电平有效),（1-19）,(3)74HC42的逻辑表达式,(4)74HC42的的引脚图和逻辑符号,输入,输出,（1-20）,6、七段显示译码器将4位8421码(BCD码)译成对应的十进制数,并能用显示器显示出来的电路。显示器不同,译码电路也不同。数字显示器分类：按显示方式分:有字型重叠式、点阵式、分段式等。按发光物质分:有发光二极管(LED半导体数码管)式、辉光式、荧光式、液晶显示等。(1)七段式LED显示器,LED显示器有两种结构：共阴极各发光段输入“1”亮。此时公共端“com”应接地。共阳极各发光段输入“0”亮。此时公共端“com”应接高电平(电源)。,（1-21）,(2)译码器与七段显示器的连接关系,译码器输出为七段显示器的输入。译码器ag七个输出的高低电平不同，显示器显示的字符就不同。,二进制码输入端,（1-22）,(3)共阴极七段显示器的译码器如何设计？共阴极(输入高电平亮)七段显示器工作原理:,abcdefg,1111110,0110000,1101101,1000111,第一步：确定译码器输出信号的个数m驱动七段显示器,译码器需要7个输出信号。第二步：列译码表(真值表)设:A4A1为4位8421码输入端;ag为7个信号输出端。,（1-23）,共阴极七段显示器的译码器的真值表,（1-24）,第三步：列逻辑式并化简(略)第四步：画图(略)共阴极七段译码器、显示器的接线示意图：,（1-25）,(4)共阳极七段显示器的译码器如何设计？共阳极(输入低电平亮)七段显示器工作原理:,abcdefg,0000001,1001111,0010010,第一步：确定译码器输出信号的个数m驱动七段显示器,译码器需要7个输出信号。第二步：列译码表(真值表)设:(DA)为4位8421码输入端;ag为7个信号输出端。,（1-26）,共阳极七段显示器的译码器的真值表,（1-27）,第三步：列逻辑式并化简(略)第四步：画图(略)共阳极七段译码器、显示器的接线示意图：,（1-28）,(5)CMOS七段显示器(共阴极)的集成译码器74HC4511将4位8421BCD码译成对应的十进制数，并能驱动共阴极七段显示器，显示出对应的符号。74HC4511的引脚图,74HC4511的真值表,74HC4511的逻辑符号,输入,输出,使能,（1-29）,（1-30）,74HC4511控制端的逻辑功能：,（1-31）,74HC4511的应用与接线,用74HC4511组成两位数字译码显示器。,例4,熄灭最高位上的“0”,（1-32）,使能端,多路选择器,多路分配器,数据选择控制,数据分配控制,三、数据分配器在数字电路中,当需要进行远距离多路数字传输时,为了减少传输线的数目,多个发送端常通过一条公共传输线,用多路选择器分时发送数据到接收端,接收端利用多路分配器分时将数据分配给各路接收端,原理如图所示。,1.数据分配器的概念将一路输入数据根据地址选择码分配给多路数据输出中的某一路输出。,（1-33）,2.数据分配器的设计数据分配器可用译码器来实现。,用译码器74HC138设计一个“1线-8线”数据分配器,例1,74HC138真值表,74HC138逻辑式,如当EN=1,A2A1A0=101时：,=E1=D,输出,（1-34）,四、数据选择器1.数据选择器的概念根据地址选择码从多路输入数据中选择一路，送到输出。2.“4选1”数据选择器的设计“4选1”数据选择器的设计步骤如下：(1)确定地址选择码的位数n(待选数据m2n)4个待选数据，需要22=4个地址码、即2位二进制数据来区别。(2)列真值表D3D0:为4路数据输入端;A1、A0:为地址选择码输入端；Y:为1路输出端。,E:为使能端。E=0时工作，E=1时不工作。,（1-35）,(3)列写逻辑式并化简,D0D1D2D3,（1-36）,(4)据逻辑式画逻辑图,1,0,0,D2,01,0,1,10,01,多路选择器广泛应用于多路模拟量的采集及A/D转换器中。,（1-37）,3、双4选1数据选择器74HC153内含两个4选1数据选择器。(1)74HC153的逻辑图上页图示。(2)74HC153的引脚图,D3D0:为数据输入端;A1A0:为地址码输入端;Y:为输出端；E:为使能端。,(3)74HC153的符号,（1-38）,(4)74HC153的真值表,(5)74HC153的逻辑式,（1-39）,(6)74HC153的应用,如：A2A1A0=010,输出选中1D2路的数据信号。,用74HC153构成具有8选1功能的数据选择器,例1,（1-40）,4、8选1集成数据选择器74HC151(1)74HC151的逻辑图P155,(2)74HC151的引脚图,(3)74HC151的符号,输出,输入,使能,（1-41）,(4)74HC151的真值表,(5)74HC151的逻辑式,（1-42）,(6)74HC151的应用数据选择器的通道扩展,例2,用两片74151组成“16选1”数据选择器。,解：,（1-43）,实现组合逻辑函数(a)逻辑函数的变量个数=数据选择器的地址变量个数,用8选1数据选择器74151实现逻辑函数：L=AB+BC+AC解：将逻辑函数转换成最小项表达式：,例3,若ABC接到74151的S2S1S0,74151的E端接地：,74151输出变成,74151逻辑式：,（1-44）,ES2S1S0,数据选择器的输出Y与逻辑函数L相等。由此画出连线图。,若此时取:D3=D5=D6=D7=1,D0=D1=D2=D4=0,74151输出：,当ABC接到74151的S2S1S0,74151的E端接地时,74151输出变成,（1-45）,实现4变量组合时，要用8选1数据选择器，方法是把函数的3个输入变量加在地址码输入S2S1S0，函数的第4个变量则应根据代数比较的结果，加在8个数据输入端D0D7中。,用8选1数据选择器74151实现逻辑函数：,解:将函数化成：,例4,将ABC接到地址输入端S2S1S0,E端接地，,(b)逻辑函数的变量个数数据选择器的地址变量个数,74151数据选择器的逻辑式变为:,（1-46）,为使数据选择器的输出Y与L相等，经比较应当取：,由此画出连线图：,D0=D,D1=D,D2=1,D3=0D4=D,D5=D,D6=1,D7=0,而逻辑函数：,（1-47）,试用4选1数据选择器实现逻辑函数：,例5,将AB接到地址输入端A1A0,根据4选1数据选择器的逻辑式:,解：当把AB接入A1A0时，逻辑函数可转换成,（1-48）,五、数值比较器1.数值比较器的概念比较两组位数相同的二进制数的大小。2.1位数值比较器的设计(1)确定输出端的数目两组数据比较后应区别出大于、小于、等于，因此，有三个输出端。(2)列真值表A、B:为待比较的输入数据;FAB、FAB、FAB:为输出。,（1-49）,(3)列写逻辑式并化简,(4)据逻辑式画逻辑图,(5)符号,（1-50）,3.两位数值比较器的设计(1)列真值表A1A0、B1B0:为待比较的两组输入数据;FAB、FAB、FAB:为输出。其中：A1B1用一个1位的数值比较器进行比较,输出三种结果:FA1B1、FA1B1、FA1B1A0B0用另一个1位数值比较器进行比较,输出三种结果:FA0B0、FA0B0、FA0B0得真值表：(下一页）,（1-51）,(2)列写逻辑式并化简FABFA1B1FA1B1FA0B0FABFA1B1FA1B1FA0B0FABFA1B1FA0B0,（1-52）,(3)据逻辑式画逻辑图,FABFA1B1FA1B1FA0B0FABFA1B1FA1B1FA0B0FABFA1B1FA0B0,（1-53）,4.集成数值比较器74HC854位二进制数比较器(1)74HC85的真值表P160表4.4.5(2)74HC85的逻辑符号,(3)74HC85数值比较器的位数扩展方法串联方式,用2片7485组成8位二进制数比较器。,例1,扩展输入端,（1-54）,并联方式,并联方式比串联方式的速度快。,用5片7485组成16位二进制数比较器,例2,（1-55）,六、加法器实现二进制数加法运算的逻辑电路。1.(实现一位二进制数相加)半加器只能对一位二进制数进行加数、被加数的加法运算而不考虑低位进位。,A+B,加数,被加数,本位和,进位,S,C,00011011,00101001,半加器的设计步骤如下：(1)列真值表输入:A-加数;B-被加数；输出:S-本位和;C-进位(进到高位),(2)根据真值表列逻辑式,AB,CAB,（1-56）,逻辑图,逻辑符号,CAB,(3)根据逻辑式画逻辑图,（1-57）,2.(实现一位二进制数相加)全加器实现一位二进制数的加数、被加数、来自低位的进位的相加。,A+BCi,S,Co,全加器的设计步骤如下：(1)列真值表输入:A加数;B被加数;Ci低位来的进位输出：S本位和；Co进位(进到高位)。,加数,被加数,本位和,进高位,低进位,0010100110010111,（1-58）,(2)根据真值表列逻辑式,ABCi,(AB)CiAB,（1-59）,SABCiCo(AB)CiAB,AB,A