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文档简介

计数器设计,16进制计数器的VerilogHDL源程序如下：modulecnt4e(clk,clr,ena,cout,q);inputclk,clr,ena;output3:0q;outputcout;reg3:0q;always(posedgeclrorposedgeclk)beginif(clr)q=b0000;elseif(ena)q=q+1;endassigncout=endmodule,2020/4/26,2,集成芯片的设计1、十进制同步计数器（异步清除）CT74160在十进制同步计数器（异步清除）CT74160的设计中，D3、D2、D1和D0是并行数据输入端；CP是时钟输入端，上升沿有效；Q3、Q2、Q1和Q0是计数器的状态输出端，Q3、Q2、Q1和Q0的权值依次为23、22、21和20；CRN是异步复位输入端，低电平有效，当CRN=0时，计数器的状态被复位（清除），Q3Q2Q1Q0=0000，这种不考虑时钟CP的清除称为异步清除；LDN是预置控制输入端，低电平有效，当LDN=0且CP到来一个上升沿时，计数器被预置为并行数据输入的状态，即Q3Q2Q1Q0=D3D2D1D0；EP和ET是使能控制输入端，高电平有效，当EP和ET均为高电平时，计数器工作，否则计数器处于保持状态（不计数）；OC是进位输出端，当Q3Q2Q1Q0=1001且ET=1时，OC=1。,2020/4/26,3,moduleCT74160(LDN,D3,D2,D1,D0,CP,CRN,EP,ET,Q3,Q2,Q1,Q0,OC);inputLDN,D3,D2,D1,D0,CP,CRN,EP,ET;outputQ3,Q2,Q1,Q0,OC;regQ3,Q2,Q1,Q0,OC;reg3:0Q_TEMP;,always(posedgeCPornegedgeCRN)beginif(CRN)Q_TEMP=4b0000;elseif(LDN)Q_TEMP=D3,D2,D1,D0;elseif(EPendendmodule,2020/4/26,4,图6.45CT74191设计电路的仿真波形图,2020/4/26,5,moduleCT74191(LDN,D3,D2,D1,D0,CP,M,SN,Q3,Q2,Q1,Q0,OC_OB,OCN);inputLDN,D3,D2,D1,D0,CP,M,SN;outputQ3,Q2,Q1,Q0,OC_OB,OCN;regQ3,Q2,Q1,Q0,OC_OB,OCN;reg3:0Q_TEMP;always(posedgeCP)beginif(LDN)Q_TEMP=D3,D2,D1,D0;elseif(SN)if(M)Q_TEMP=Q_TEMP+1;elseQ_TEMP=Q_TEMP-1;
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