可测性技术1.doc

VLSI电路可测性设计技术及其应用综述成 立，王振宇，高 平，祝 俊 （江苏大学电气与信息工程学院，江苏 镇江，212013）摘要：综述了超大规模集成电路的几种主要的可测试性设计技术，如扫描路径法、内建自测试法和边界扫描法等，并分析比较了这几种设计技术各自的特点及其应用方法和策略。 关键词：VLSI；可测试性设计；内建自测试；自动测试设备；应用前景 中图分类号： TN407 文献标识码：A 文章编号：1003-353X(2004)05-0020-05 1 引言 数字电路是由超大规模集成电路（VLSI）构成的。VLSI芯片不但构造精细、集成度高（特别是CMOS/BiCMOS芯片），而且经过许多道工艺流程制作而成，因此难免存在着缺陷和/或故障，从而产生工作不正常的现象。所以检测VLSI芯片工作正常与否，对于生产厂商和用户都是极其重要的1-3。随着VLSI芯片向深亚微米、特大规模集成电路（ULSI）和高密度方向发展，进行测试所需费用也越来越昂贵，但如果不进行某种可测试性设计（DFT），那么测试并制作VLSI成品 将是不可能的。解决这一问题的方案是如何以较低的测试成本换来VLSI的成功研制4-7，这正是本文所要讨论的主题。 工程中表示测试方案是否易于实现的主要参数是可控制性和可观测性。所谓可控制性，指为能检测出目的故障或缺陷，可否方便和容易地施加测试向量输入。例如，在测试时序电路芯片的情况下，欲施加检测故障的输入信号不太容易，那么就说它的可控制性不佳。所谓可观测性，系指测试结果是否易于被观察。同样在测试时序电路的情况下，测试结果难以显示到输出屏幕上，因而说其可观测性不好。DFT方案可说是提高可控制性和可观测性的设计技术。该项技术有诸多种方案，以下仅介绍其中三种主要的方案。 2 三种主要的DFT方案2.1扫描路径法2.1.1 方法概述扫描路径法是一种时序电路芯片的DFT方案，它将多路扫描器插入到各个触发器（FF）的输入端，在测试模式下将各个FF构造成移位寄存器形 式，以便进行测试输入的设定和测试结果的观测，而测试生成以组合电路为对象进行即可。 2.1.2 测试步骤 将图1(a)时序电路的FF部分变更成图1(b)所示电路形式就可以达到测试目的。这里省略了FF的时钟信号。当控制信号C=0时，多路扫描器选择Yi（i=1，2，r）输入给D触发器（DFF），电路进行正常的工作。当C=1时，多路扫描器选择Di-1输出，DFF作移位寄存器使用。现在考虑作为图1(a)中组合电路部分N0的一个测试向量输入，即输入（X1X2XnS1S2Sr）=（A1A2AnB1B2Br）进行检测时的操作步骤。 （1）扫描输入操作取C=1，设置成移位寄存器模式。将Br加到Din端，一个时钟后Br被置入D1，然后在依次将Br-1，B2，B1加到Din端的同时，经过（r-1）次时钟脉冲信号的作用，（B1B2Br）被置入到（D1D2Dr）。 （2）施加测试输入通过将（A1A2An）施加给（X1X2Xn），从而将测试向量输入（X1X2XnS1S2Sr）=（A1A2AnB1B2Br）施加给N0。 （3）锁存测试结果设置C=0为通常工作模式，在观测（Z1Z2Zm）的同时，一个时钟接着一个时钟脉冲地推进，便可将状态输出结果（Y1Y2Yr）=（C1C2Cr）锁存到（D1D2Dr）。 （4）扫描输出操作先设置C=1为移位寄存器模式（Dout=Cr已能观测到），再前进（r-1）次时钟，就能依次将Cr-1，C2，C1从Dout端输出。上面第三步观测到的（Z1Z2Zm）与该（C1C2Cr）就是N0的测试结果。按照以上四步，即可完成组合电路Ns0的一个测试向量输入。一般要给出几个测试向量输入，故在第4步的移位寄存器模式下，从Dout端输出测试结 果的同时，再由Din端加入下一个测试向量输入，以减少移位寄存器模式下的时钟脉冲数。 2.2 内建自测试（BIST）法 2.2.1 BIST技术 BIST技术系在芯片上集成一个或几个被测电路。运用BIST法时，在芯片的测试阶段必须考虑内建自测试的原理：在制造芯片的电路中加入一些额外的自测试电路。测试时从芯片外部施加必要的控制信号，通过运作内建自测试的硬件和软件，检测出被测件的缺陷或故障。显然，这种测试方法不仅简化了测试步骤，而且无需昂贵的测试仪器和设备，但增加了被测器件的复杂性。 2.2.2 BIST法测试说明 图2表示用BIST法测试一个器件（被测件DUT）的原理框图。待测BIST芯片一旦接通START信号，就开始测试。当一系列检测工序完成后，从图2中OUT端输出正常或者异常的测试结果。下面对图2芯片内各个软件或硬件功能模块的作用进行说明8-11。（1）CONT（控制器）该控制器模块一接上START信号，便与时钟信号一起，产生一个又一 个的测试用控制信号，并将它们送往PG，DUT和DC模块。 （2）PG（测试图形发生器）该模块与时钟信号一起，逐个产生测试图形，送给被测试器件（DUT）。 （3）DUT（被测器件）测试对象电路/芯片。 （4）DC（数据压缩电路）它将DUT一个接一个输出的信息，压缩成具有一定位数（bit）的数据。 （5）EV（期望值存放寄存器）它是存放正常值（即期望值）的记忆电路。 （6）COM（数据比较器）该模块用以比较在DC模块中的最终结果是否与正常值相等，结果 由OUT端输出。 图3(a)给出了测试图形发生器PG的应用举例。该PG能在（Y1Y2Y3Y4Y5）处一个接一个地产生除（00000）以外的（25-1）个5位图形，但图3(a)中未标出送往触发器FF的时钟信号。设FF的初始状态可预置非全0的测试向量，例如置入（F1F2F3F4F5）=（10000），这样的PG称为M系列图形发生器，亦称为线性反馈移位寄存器 （LFSR）。一般地说，FF的个数为n时，可使其发生除全0测试向量以外的（2n-1）个n位图形。 图3(b)给出了4个测试向量输入DC的例子。该DC模块是LFSR的一种，它将EXOR元件插入到图3(a)的FF之间，并把另外的测试向量输入作为给DC的输入信号。本例中设被测件DUT的输出为4位，该4位数据即被传送给（X1X2X 3X4）。这样的DC称为标志寄存器。 DC中的输入数据被压缩后，留下5位最终结果。若直接取出5位的FF输出当然是好，但是，正如图3(b)所示，亦可从输出Z端将时钟信号前进4次，按顺序观察。这样一来，最终结果是DUT有误差输出时，希望显示出异常情况。由于数据被 压缩，尽管输入有误差，但也会出现输出与正常值相等的情况。在这种情况下，BIST法就不能检测出故障，出现这种情况的概率称为漏检概率Pe。设输入标志寄存器的任何误差图形都可能同时发生，此漏检概率Pe为1/25，一般FF的个数为n时，Pe为1/2n。 2.3 边界扫描法 2.3.1 方法概述 这种方法适用于对组装在一块电路板上的多个VLSI芯片（MCM）进行故障检测与诊断。1990年，该方法已经成为IEEE的工业标准。 边界扫描法将边界扫描单元（BC）配置到VLSI芯片的所有信号引脚处，与扫描路径法中FF的移位寄存器的接法一样，将BC串联连接，按照移位寄存器的方式，以便于施加VLSI芯片引脚上的信号，并且对其进行观测。由此可见，该法测试原理与扫描路径法相同。 2.3.2 边界扫描法测试举例 图4所示芯片是一个符合IEEE1149.1标准的晶片，在该晶片下端很清楚地看到，符合标准的晶片必须多加入5个I/O引脚：TDI（测试数据输入）、TDO（测试数据输出）、TCK（测试时钟）、TMS（测试模式选择输入）和TRST（测试复位，可选），另外还有TAP控制器（测试存取端口/接口控制器），每个I/O引脚还要附加一个边界扫描单元BC。当晶片中的BC串联成序列缓存器时，TDI和TDO这两个引脚就用来连接电路板上的晶片，以便形成更大的序列缓存器，借助于这个序列缓存器传送测试数据进出。TMS用以控制每个晶片的状态。TAP控制器是一个有16种状态的移频调制器，用来决定晶片所要进行的运作。比较特殊的设计是，当TMS连续输入四个以上的逻辑0时，TAP控制器就会处于闲置状态，这样的设计是为了让不同状态下的TAP控制器，能在连续输入四个以上的逻辑0后回到闲置状态。边界扫描单元BC可以设计成如图5所示的电路，该电路可以用在I/O单元中。当正常工作情况下，图5中IN与OUT分别为晶片的内部输出和引脚输出，两者应该是相同的，由多工器的控制信号Mode来选择。当所有的BC串联成序列缓存器时，该单元的输入为Sin，输出为So，这是由多工器的ShiftDR信号来控制的。若要利用BC将测试结果输出，则由ShiftDR控制的多工器选择IN这一信号，以便将数据暂时存放在FF1中，然后适时将它输送出去。若要给出测试样本到特定引脚，先要利用串联成的序列缓存器，将数据传送到相应的位置，然后将FF1的数据更新到FF2。只要UpdateDR这一时钟触动了，在进行测试时就可改变工作模式，使得多工器选择FF2的信息而不是IN的信息。表1说明了边界扫描单元BC测试运作的四种情形。图6给出了一个内含支持IEEE1149.1标准的4个 晶片所汇集而成的测试电路板，此时各晶片的边界扫描单元串联成一个大型的序列缓存器，亦即边界扫描路径。图6中除了剩下两个要与电路板外接的TDI和TDO（即形成边界扫描路径的头尾两端）未有联机外，晶片中的TDI均与其他晶片的TDO相接。除此之外，该电路板还有TCK和TMS与外界相连。利用这一构架，在测试方面可以完成外部连接线测试以及电路板中的部分晶片测试，另外还可以观察系统正常工作情形下某一时刻的信息。由此可见，边界扫描法与BIST法一样，特别适用于多 芯片组件的测试工序。3 三种DFT方案的对比分析与应用策略 3.1 三种DFT方案的比较 一般地说，由于扫描路径法所用的硬件费用较高，即因扫描路径化设计而增加的硬件成本，约占到总生产费用的30%左右，所以制约了该方法在检 测批量生产的VLSI芯片中的应用。 用于测试半导体存储器和CPU芯片的BIST法 （常称为内存BIST）不但很容易生成图2的构造，而且也有将这种内存BIST构造用于测试甚大规模集成电路（ULSI）中部分电路的，故BIST法常用 在VLSI、ULSI、DSP、可编程逻辑器件（PLD）芯片和多芯片组件（MCM）等的测试中。 边界扫描法通过在器件的I/O引脚与内部核心电路之间增加移位寄存器（边界扫描单元），来控制输入引脚的状态，从而测试器件的好坏以及互连的正确与否。该法克服了传统探针接触测试点带 来的困难，可以提高器件/芯片的可控制性和可观测性。由于边界扫描法已在1990年形成了IEEE1149.1的工业标准，并且得到了众多的IC制造商和测试 商的支持，所以该方法业已成为现代DFT的主流技术。表2列出了几种DFT方案的主要特点及其应用情况。3.2 DFT技术的应用方法和策略 由表2可见，除了上述三种DFT方法外，还有一些传统的DFT测试方法，如分割测试法、交叉核对法和电流测试法等等。纵观DFT方案的应用态势，表2中有些技术已经被接收，并且有的已被用于片上系统（SOC）、模数混合电路和圆片规模集成电路（WSI）等的测试中。例如，内存BIST法常被用来检测嵌入式内存芯片；又如，已有越来越多的逻辑设计采用边界扫描法。可以预期，随着新技术、新工艺的不断引进和迅速发展，特别是半 导体存储器、PLD、SOC、WSI和数字信号处理器（DSP）等VLSI制造技术的进展，将使上述DFT技术应用更加普及。未来的SOC、WSI和DSP的设计和研发，无疑将会采用更多的DFT技术，故本文提出以下DFT技术应用方略。 （1）统筹兼顾，选取有效的VLSI测试方案。有效的测试方案有一个共同的准则，即从新产品的设计阶段一直到样品芯片的验证阶段，以至最后的成品检测阶段，都必须将测试方案视为整个研发过程中不可或缺的组成部分。为了满足现代IC市场需求和技术要求，任何一个成功的DFT方案都应该综合考虑下列三点12，13，15： 设计初期，IC设计者必须指出总测试费用和复杂程度。因此，需要采用比较先进的DFT方法，如BIST法和边界扫描法，以降低测试成本和复杂程度。 在研发过程中，VLSI设计的复杂程度使得芯片验证、特性测试和故障分析显得格外重要。因此，测试者需要采取一些先进的DFT方法，以帮助设计者验证芯片的性能，并向设计者提供更为有效的改进设计的信息。 具体的测试结构和采用方法，不同的VLSI厂商可能有所不同。但通常来讲，在新产品、新工艺的研发、试验阶段,采用测试成本较高的DFT技术，而在新产品批量生产中，采取测试成本较低而又简便易行的DFT方案。（2）引进新技术，改进VLSI测试方案将新的检测技术与有效测试方案相结合举例来说，目前有一种称为伪随机序列测试生成的软件16，用来检测数模混合电路中模拟器件参数的故障。这一方法对于内部电路难以测试的数模混合VLSI芯片来说，尤为奏效。因此，可以将该软件包加入到边界扫描结构中；也可以将它单独作为 BIST法的软件模块，嵌入到图2所示的BIST测试芯片上；还可将其用于通信系统的BIST法中。再一例，就传统的自动测试设备（ATE）而言，在测试中全部500条测试通道都必须使用昂贵的高速模块，但若引进多端口ATE的端口可扩展特性，则使测试仪器设备的资产成本降至传统AT