计算机组成原理第三章

第3章系统总线,3.1总线的基本概念,3.2总线的分类,3.3总线特性及性能指标,3.4总线结构,3.5总线控制,3.1总线的基本概念,3.1,一、系统互连,分散连接内部连线十分复杂，布线困难扩展性差效率高,各部件之间通过单独的连线进行连接,各部件连到一组公共信息传输线上,总线连接简洁扩展性好共享竞争1970年DEC公司PDP-11小型计算机首次采用总线技术,二、总线,总线上信息的传送,串行,并行,3.1,定义：是连接多个部件的传输线，是各个部件共享的传输介质。总线的关键特征是共享传输线。,总线的两个特点：任意时刻只能有一个设备向总线发送信息多个部件可以同时从总线接受相同的信息,三、总线结构计算机举例,1.面向CPU的双总线结构框图,中央处理器CPU,3.1,2.单总线结构框图,3.1,3.以存储器为中心的双总线结构框图,3.1,3.2,片内总线是指芯片内部的总线。如在CPU芯片内部，寄存器和寄存器之间、寄存器和算逻单元ALU之间都有总线连接。系统总线是指CPU、主存、I/O（通过I/O接口）各大部件之间的信息传输线。又叫板级总线和板间总线如ISA、PCI等。通信总线是指计算机系统之间或计算机系统与其他系统（如控制仪表等）之间的通信传输线。IDE、SCSI、USB、RS232,按连接部件不同,3.2总线的分类,数据总线（DB）：用来传输各功能部件之间的数据，数据总线是双向的,3.2,系统总线按传输信息不同分类,数据总线的条数称为数据总线宽度。比如，16位总线，指其数据总线为16根。,地址总线（AB）：用来指明CPU欲访问的存储单元或I/O端口的地址，它是单向传输的。,地址线的位数与存储单元的个数有关，如地址线为20根，则对应的存储单元个数为220。,控制总线（CB）：用来发出各种控制信号的传输线。总体而言，控制信号既有出，又有入。,3.3总线特性及性能指标,一、总线物理实现,3.3,二、总线特性,3.3,机械特性：是指总线在机械连接方式上的一些性能。如插头和插座使用的标准，它们的几何尺寸、形状、引脚的个数以及排列的顺序，接头处的可靠接触等等。,电气特性：是指总线的每一根传输线上信号的传输方向和有效的电平范围。如低电平表示逻辑“1”，并要求电平低于3V；高电平表示逻辑“0”，并要求高电平高于3V。,功能特性：是指总线中每根信号传输线的功能。,时间特性：是指总线中的任一根信号传输线在什么时间内有效。为了正确传输数据信息，每条总线上的各种信号，互相存在着一种有效时序的关系，因此，时间特性一般可用信号时序图来描述。,三、总线性能指标,3.3,总线宽度：是指数据总线的根数，用bit（位）表示，如8位、16位、32位、64位（也即8根、16根、32根、64根数据线）。,数据传输率(总线带宽)：即单位时间内总线上传输数据的位数，用MB/s（每秒多少兆字节）表示。例：总线工作频率33MHz，总线宽度32位，则标准传输率3332/8132MB/s。,总线复用：通常地址总线与数据总线在物理上是分开的两种总线。为提高总线的利用率，将地址总线和数据总线共用一组物理线，在某一时刻该总线传输地址信号，另一时刻传输数据信号或命令信号。,3.3,信号线数：即地址总线、数据总线和控制总线三种总线的根数总和。,总线控制方式：包括并发工作、自动配置、仲裁方式、逻辑方式、计数方式等。,负载能力：通常用可连接扩增电路板数来反映总线的负载能力。,其他：如电源电压是5V还是3.3V、总线能否扩展至64位宽度等。,时钟同步/异步：总线上的数据与时钟同步工作的总线称为同步总线，与时钟不同步工作的总线称为异步总线。,四、总线标准,3.3,为了使系统设计简化，模块生产批量化，确保其性能稳定，质量可靠，便于维护，人们开始研究如何建立总线标准，完成系统设计和模块制作。,概念：所谓总线标准，可视为系统与各模块、模块与模块之间的一个互连的标准界面。这个界面两端的任一方只需根据总线标准的要求完成自身一面接口的功能要求，而无需了解对方接口与总线的连接要求。因此，按总线标准设计的接口可视为通用接口。,目前流行的总线标准：ISA、EISA、VESA、PCI、RS232、USB,3.4总线结构,一、单总线结构,3.4,1.双总线结构,具有特殊功能的处理器由通道对I/O统一管理,二、多总线结构,3.4,2.三总线结构,3.4,任一时刻只能使用一种总线主存总线与DMA总线不能同时对主存进行存取I/O总线只有在CPU执行I/O指令时才用到,3.三总线结构的又一形式,3.4,4.四总线结构,3.4,1.传统微型机总线结构,三、总线结构举例,3.4,2.VL-BUS局部总线结构,3.4,3.PCI总线结构,3.4,4.多层PCI总线结构,3.4,Pentium计算机主板总线结构图,CPU、RAM、ROM、控制芯片组等芯片之间的信号连接线称为CPU总线。CPU总线针对具体处理器设计，因此没有统一的规范。,这是一个三总线结构，即有CPU总线、PCI总线和ISA总线。,CPU总线的时钟频率为66.6MHz，CPU内部时钟是此时钟频率的倍频。此总线可连接4-128M内存。,主存控制器和Cache控制器芯片用来管理CPU对主存和Cache的存取操作。,PCI总线用来连接高速的I/O设备模块，如显卡等。通过“桥”芯片，PCI总线上连CPU总接，下连ISA总线。,ISA总线连接低速IO设备，支持7个DMA通道和15级可屏蔽硬件中断。,CPU总线、PCI总线和ISA总线通过两个“桥”芯片连成整体。桥芯片起到了信号速度缓冲、电平转换和控制协议转换的作用。,3.4,典型总线接口,3.4,3.5总线控制,3.5,由于总线上连接着许许多多个部件，什么时候由哪个部件发送信息；如何给信息传送定时；如何防止信息丢失；如何避免多个部件同时发送；如何规定接受信息的部件等等一系列问题，都需要由总线控制器统一管理。它主要包括判优控制（或称仲裁逻辑）和通信控制。,一、总线判优控制,总线判优控制,分布式,集中式,链式查询,计数器定时查询,独立请求方式,3.5,1.链式查询方式,I/O接口2,链式查询方式的主要特点：越靠近控制器的模块，优先级越高；链形优先级存在传播延迟，这种延迟与模块数成正比，所以判优速度较慢，一般只接少量（几个）模块；链形结构，一个故障，链失效，对电路故障敏感；结构校简单，造价较低。,3.5,2.计数器定时查询方式,I/O接口2,设备地址,3.5,计数器定时查询方式的主要特点：计数方式与优先次序直接相关。计数可以从“0”开始，此时设备的优先次序是固定的；计数也可以从终止点开始，即是一种循环方法，此时设备使用总线的优先级相等；计数的初始值还可由程序设置，故优先次序可以改变。对电路故障不如链式查询方式敏感，但增加了主控制线（设备地址）log2n，控制也较复杂。,3.5,3.独立请求方式,判优速度快，且与模块数无关；所需“请求线”和“允许线”较多，n个模块需要2n条。,3.5,二、总线通信控制,1.目的,解决通信双方如何获知传输开始和传输结束，以及通信双方如何协调如何配合。,3.5,2.总线传输周期,主模块申请，总线仲裁决定,主模块向从模块给出地址和命令,主模块和从模块交换数据,主模块撤销有关信息，让出总线使用权,完成一次总线操作的时间,通信双方由统一时标控制数据传送称为同步通信。时标通常由CPU的总线控制部件发出，送到总线上的所有部件；也可以由每个部件各自的时序发生器发出，但是必须有总线控制部件发出的时钟信号对它们进行同步。,（1）同步通信,3.总线通信的四种方式,3.5,同步式数据输入传输,3.5,总线上两个部件完成一次完整而可靠的传输时间,主模块在T1时刻发出地址信息,T2时刻发出读命令；从模块按照所指定的地址和命令进行一系列内部动作，必须在T3时刻前找到CPU所需的数据，并送到数据总线上,CPU在T3时刻开始，一直维持到T4时刻，可以从数据线上获取信息并送到其内部寄存器中,T4时刻开始输入设备不再向数据总线上传送数据，撤消它对数据总线的驱动，从T4起，数据总线呈浮空状态,同步式数据输出传输,3.5,主模块发地址,主模块提供数据,主模块发出写命令，从模块接收到命令后，必须在规定时间内将数据总线上的数据写到地址总线所指明的单元中,主模块撤消写命令和数据等信号,同步通信方式的优点与缺点:优点模块间的配合简单一致；缺点主从模块时间配合属强制性同步，必须按速度最慢的部件来设计公共时钟，严重影响总线的工作效率。适用场合同步通信一般用于总线长度较短，各部件存取时间比较一致的场合。,例3.1假设总线的时钟频率为100MHz，总线的传输周期为4个时钟周期，总线宽度为32位，试求总线的数据传输率。若想提高一倍数据传输率，可采取什么措施？,3.5,异步通信方式克服了同步通信的缺点，允许各模块速度的不一致性，给设计者充分的灵活性和选择余地。,（2）异步通信,3.5,异步通信方式没有公共的时钟标准，而是采用应答方式（又称握手方式）：即当主模块发出请求(Request)信号时，一直等待从模块反馈回来“响应”(Acknowledge)信号后，才开始通信。当然，这就要求主从模块之间要增加两条应答线。,异步通信方式分为三种类型：不互锁方式半互锁方式全互锁方式,不互锁,半互锁,全互锁,3.5,3.5,异步通信可用于并行传送或串行传送。,异步串行通信时，没有同步时钟。为了确认被传送的字符，约定字符格式如下：,波特率指单位时间内传送二进制数据的位数，单位bps（位/秒），记作波特。,比特率指单位时间内传送二进制有效数据的位数，单位bps（位/秒）。,例3.2在异步串行传输系统中，假设每秒传输120个数据帧，其字符格式规定包括1个起始位、7个数据位、1个奇校验位、1个终止位，试计算波特率。,例3.3画图说明用异步串行传输方式发送8位十六进制数据95H。要求字符格式为：1位起始位、8位数据位、1位偶校验位、1位终止位。,例3.4在异步串行传输系统中，若字符格式为：1位起始位、8位数据位、1位奇校验位、1位终止位。假设波特率为1200bps，求这时的比特率。,3.5,按同步方式定时，又能像异步通信那样，允许不同速度的模块和谐地工作增设了一条“等待”(WAIT)响应信号线在T2/T3之间插入Tw,（3）半同步通信,3.5,3.5,半同步通信方式的特点,半同步通信方式集同步与异步通信之优点，适用于系统工作速度不高，但又包含了许多工作速度差异较大的各类设备的简单系统。半同步通信控制方式比异步通信简单，可靠性较高。半同步通信方式的缺点是对系统时钟频率不能要求太高，故从整体上看，系统工作的速度还是不高。,上述三种通信的共同点,一个总线传输周期（以输入数据为例）,主模块发地址、命令,从模块准备数据,从模块向主模块发数据,总线空闲,占用总线,不占用总线,占用总线,3.5,在整个传输周期中，系统总线的使用权，完全由占有使用权的主模块和由它选中的从模块占据。,充分挖掘系统总线每瞬间的潜力,主模块A获得总线使用权后将命令、地址、A模块的编号等其他信息发到系统总线上，经总线传输后，由有关的从模块B接收下来。,一旦发送完，立即放弃总线使用权，以便其他模块使用,当B模块接收到A模块发来的有关命令信号后，经过一序列内部操作，将A模块所需的数据准备好，然后由B模块申请总线使用权，一旦获准，B模块将A模块的编号、B模块的地址、A模块所需数据等信息送到总线上