电子设计自动化-第三章.ppt

3.1概述,常用的硬件描述语言有VHDL、Verilog、ABEL语言。VHDL起源于美国国防部的VHSIC；Veilog起源于集成电路的设计；ABEL来源于可编程器件的设计。,逻辑描述层次设计要求综合过程支持的EDA工具国际化程度,VHDL语言的选用,了解,掌握,VHDL的优点：,（1）VHDL语言具有更强的行为描述能力。（2）VHDL具有丰富的仿真语句和库函数。（3）VHDL语句具有分层设计的能力。（4）VHDL程序可利用EDA工具进行综合和优化，并自动完成门级网表的转换。（5）VHDL对设计的描述具有相对的独立性。（6）VHDL具有类属描述和子程序调用功能。,VHDL的约定：,1）语句结构描述中，方括号内的内容为可选内容。2）VHDL的编译器和综合器对大小写不加区分。3）程序中的注释使用双横线“-”，不参与程序的编译和综合。4）程序的输入采用层次缩写格式。5）MAX+PLUS要求VHDL的源程序文件的名字与实体名必须一致。,识记,3.2VHDL程序基本结构,一个2输入的与门的逻辑描述LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYand2ISPORT(a,b:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDand2;ARCHITECTUREand2xOFand2ISBEGINy=aANDb;ENDand2x;,-程序包说明语句,-库说明语句,库用于存放已编译的实体、结构体、包集合和配置,VHDL程序基本结构,结构体用于描述系统的内部电路,配置用于从库中选取所需元件安装到设计单元的实体中,包集合存放各设计模块能共享的数据类型、常数、子程序等,实体部分描述设计系统的外部接口信号（即输入/输出信号）,识记,实体（ENTITY）,实体的一般格式为：ENTITY实体名IS类属参数说明；端口说明；END；,ENTITY、IS、END是VHDL的关键字（保留字）。实体中的每一个I/O信号被称为端口，其功能对应于电路图符号的一个引脚。端口说明则是对一个实体的一组端口的定义，即对基本设计实体与外部接口的描述。端口是设计实体和外部环境动态通信的通道。,类属参数说明是可选部分。如果需要，可使用以“GENERIC”语句来指定该设计单元的类属参数（如延时、功耗等）。实体名、端口名等均应为符合VHDL命名规则的标识符。,识记,端口说明的一般格式为：PORT（端口名，端口名：端口模式数据类型；端口名，端口名：端口模式数据类型）；,端口模式用来说明数据传输通过该端口的方向。端口模式有以下几类：IN（输入）：仅允许数据流进入端口。主要用于时钟输入、控制输入、单向数据输入。OUT（输出）：仅允许数据流由实体内部流出端口。该模式通常用于终端计数一类的输出，不能用于反馈。BUFFER（缓冲）：该模式允许数据流出该实体和作为内部反馈时用，但不允许作为双向端口使用。INOUT（双向）：可以允许数据流入或流出该实体。该模式也允许用于内部反馈。数据类型原则上可以是任何标准的数据类型和用户自定义类型。,PORT(a,b:INSTD_LOGIC;y:OUTSTD_LOGIC);,识记,掌握,类属参数说明的格式为：GENERIC（端口名，端口名：IN子类型：=初始值；端口名，端口名：IN子类型：=初始值）；,加入类属说明的2输入的与门的逻辑描述ENTITYand2ISGENERIC(rise,fall:time);PORT(a,b:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDand2;ARCHITECTUREand2xOFand2ISSIGNALu:BIT;BEGINu=aANDb;y=uafter(rise)whenu=1elseuafter(fall);ENDand2x;,识记,四位加法器实体说明程序ENTITYadd4ISPORT(a,b:INSTD_LOGIC_VECTOR(3downto0);Ci:INSTD_LOGIC;Sum:OUTSTD_LOGIC_VECTOR(3downto0);Co:OUTSTD_LOGIC);ENDadd4;由实体说明画出四位加法器add4的电路图如下所示。,举例：,结构体（ARCHITECTURE）,结构体的一般格式如下：ARCHITECTURE结构体名OF实体名IS结构体说明部分;BEGIN处理语句；END结构体名；,结构体说明是指对结构体需要使用的信号、常数、数据类型和函数进行定义和说明。并发处理语句位于BEGIN和END之间，具体地描述结构体的行为。并发处理语句是功能描述的核心部分，也是变化最丰富的部分。并发处理语句可以使用赋值语句、进程语句、元件例化语句、块语句以及子程序等。需要注意的是，这些语句都是并发（同时）执行的，与排列顺序无关。,库（LIBRARY）,库是用来放置可编译的设计单元的地方，通过其目录可查询和调用。,IEEE库。常用的资源库。STD_LOGIC_1164包集合、STD_LOGIC_ARITH、STD_LOGIC_UNSIGNED等。STD库。VHDL的标准库。库标准包集合定义了多种常用的数据类型，均不加说明可直接引用。STD库中还包含有称为“textio”的包集合。在使用“textio”包集合中的数据时，应先说明库和包集合名，然后才可使用该包集合中的数据。ASIC矢量库。在VHDL语言中，为了进行门级仿真，各公司可提供面向ASIC的逻辑门库。在该库中存放着与逻辑门一一对应的实体。为了使用面向ASIC的库，对库进行说明是必要的。,WORK库。WORK库是现行作业库。设计者所描述的VHDL语句不需要任何说明，将都存放在WORK库中。WORK库对所有设计都是隐含可见的，因此在使用该库时无需进行任何说明。用户定义库。用户定义库简称用户库，是由用户自己创建并定义的库。设计者可以把自己经常使用的非标准（一般是自己开发的）包集合和实体等汇集成在一起定义成一个库，作为对VHDL标准库的补充。用户定义库在使用时同样要首先进行说明。上述5类库中，除了STD库和WORK库之外的其它库均为资源库。资源库是存放常规元件和标准模块的库，使用时需预先说明。,库说明语句的语法形式为：LIBRARY库名；-说明使用什么库USE包集合名；-说明使用库中哪一个包集合及包集合中的项目（如过程名、函数名等）,包集合名最多为三个层次，即：library-name.packge-name.item-nameLIBRARY语句和USE语句的作用范围：仅限于紧跟起后的实体和结构体。,配置（CONFIGURATION）,配置的基本格式为：CONFIGURATION配置名OF实体名IS配置说明；END配置名；,配置语句描述了层与层之间的连接关系，以及实体与构造体之间的连接关系。设计者可以利用配置语句选择不同的构造体，使其与要设计的实体相对应。,CONFIGURATION配置名OF实体名ISFOR选配结构体名ENDFOR;END配置名;,配置语句根据不同情况，其说明语句有简有繁。最简单的缺省配置格式为：,加入了配置的4位等值比较器设计文件LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcomp4ISPORT(a,b:INSTD_LOGIC_VECTOR(3downto0);y:OUTSTD_LOGIC);ENDcomp4;,-结构体1：ARCHITECTUREbehaviorOFcomp4ISBEGINComp:PROCESS(a,b)BEGINIFa=bTHENy=1;ELSEyRETURN0;WHENZ=RETURNZ;ENDCASE;ENDinvert;ENDBODY;,一个包集合说明至多可以带一个包体，包体和包头使用相同的名