第5章微机原理与接口技术ppt课件

.,微机原理与接口技术第5章存储器,5.1存储器技术简介,5.2读写存储器RAM,5.3只读存储器ROM,5.4存储器芯片的扩展设计,5.5高速缓冲存储器Cache,5.6虚拟存储器,.,第5章存储器,存储器（Memory）是计算机系统中的记忆设备，用来存放程序和数据。计算机中的全部信息，包括输入的原始数据、计算机程序、中间运行结果和最终运行结果都保存在存储器中。它根据控制器指定的位置存入和取出信息。有了存储器，计算机才具有“记忆”功能，才能把程序及数据的代码保存起来，才能使计算机系统脱离人的干预，而自动完成信息处理的功能。,5.1存储器技术简介,.,第5章存储器,5.1.1存储器的构成,构成存储器的存储介质，目前主要采用半导体器件和磁性材料。存储器中最小的存储单位就是一个双稳态半导体电路或一个CMOS晶体管或磁性材料的存储元，它可存储一个二进制代码。由若干个存储元组成一个存储单元，然后再由许多存储单元组成一个存储器。一个存储器包含许多存储单元，每个存储单元可存放一个字节（按字节编址）。每个存储单元的位置都有一个编号，即地址，一般用十六进制表示。一个存储器中所有存储单元可存放数据的总和称为它的存储容量。假设一个存储器的地址码由20位二进制数（即5位十六进制数）组成，则可表示2的20次方，即1M个存储单元地址。每个存储单元存放一个字节，则该存储器的存储容量为1MB。,.,第5章存储器,5.1.2存储器分类,1.按构成存储器的器件和存储介质分类2.按存取方式分类3.按在微机系统中位置分类,.,第5章存储器,5.1.3存储器的系统结构,一般情况下，一个存储器系统由以下几部分组成。1基本存储单元2存储体3地址译码器4片选与读写控制电路5I/O电路6集电极开路或三态输出缓冲器7其它外围电路,.,第5章存储器,5.1.4存储器的主要性能参数,存储器是微机系统的重要部件之一，因此存储器性能的好坏在很大程度上直接影响计算机的性能。衡量半导体存储器性能的指标很多，但从功能和接口电路的角度来看，最重要的有以下几项。1存储容量2存取速度3可靠性4功耗5性能价格比,.,第5章存储器,5.1.4存储器的分级结构,理想的存储器要求：容量大、速度高、成本低。但就目前的技术水平和生产工艺，要在一个存储器中兼顾这三方面的要求是困难的。因此采用了分级存储体系，使各部分各有侧重，从总体上来提高存储器性能，其层次结构如图.,.,第5章存储器,.,第5章存储器,5.2随机存取存储器（RAM）,5.2.1静态RAM（SRAM）,1SRAM组成不管是RAM还是ROM，其基本的存储电路存储一位二进制信息。芯片内部由若干位（通常1、4或8位）组成一个基本存储单元。基本存储单元按一定的规律组合起来，一般按矩阵方式排列，构成存储体。SRAM（StaticRAM）采用触发器（Flip-Flop）电路构成一个二进制位信息的存储电路。其内部除存储体外，还有地址译码驱动电路、控制逻辑电路和三态双向缓冲器等。图5-2是10241的SRAM结构示意图。,.,第5章存储器,图5-2SRAM结构示意图,.,第5章存储器,（1）地址译码电路。地址译码器接受来自CPU的地址信号，并产生地址译码信号，以便选中存储矩阵中某存储单元，使其在存储器控制逻辑的控制下进行读/写操作。图5-3中把地址划分成两组：行地址和列地址，每组地址分别译码，两组译码输出信号共同选择某个存储单元电路。（2）控制逻辑电路。接受来自CPU或外部电路的控制信号，经过组合变换后，对存储、地址译码驱动电路和三态双向缓冲器进行控制，控制对选中的单元进行读写操作。（3）三态双向缓冲器。使系统中各存储器芯片的数据输入/输出端能方便地挂接到系统数据总线上。对存储器芯片进行读写操作时，存储器芯片的数据线与系统数据总线经三态双向缓冲器传送数据。不对存储器进行读写操作时，三态双向缓冲器对系统数据总线呈现高阻状态，该存储芯片完全与系统数据总线隔离。,.,第5章存储器,2SRAM存储芯片Intel21142114SRAM的容量是10244=4Kb，即其基本存储单元是4位，共1024个存储单元。这些单元排列成64行64列。它的构成和管脚如图5-3所示。它的引脚有：片选引脚，当为低电平时，该芯片被选中。读/写控制引脚。当引脚为高电平时，对选中的单元进行读出，当引脚为低电平时，对选中的单元进行写入。数据的输入和输出，采用双向数据总线，有I/O0I/O3共4根数据线引脚。单向地址总线A0A9，共10根地址引脚，可以在210=1024个单元中任选一单元。地址信号在芯片内分为二组分别译码，分别为行选和列选，其中64个行地址译码输出的每根选择一行，16根列地址译码输出信号每根选中4b的读写信息。,.,第5章存储器,.,第5章存储器,36264SRAM该芯片的容量为8K8b，引脚如图5-4所示。（1）A0A12地址线。共13根，可以在8192个存储单元中任意选中一个。（2）I/O1I/O8数据线。共8根，它们都是输入输出的三态总线。（3）控制信号。1）：写入允许，通常与CPU的信号相连接。2）：读出允许，通常与CPU的信号相连接。字选线数据线T1CSCD图5-5单管动态存储单元3）、CS2：片选信号输入引脚，与译码器输出相连。,.,第5章存储器,.,第5章存储器,5.2.2动态DRAM（DRAM）,1DRAM组成常用的动态随机存储器DRAM有三管动态存储单元或单管动态存储单元两种，以单管动态存储单元为例，如图5-5所示，它由T1管和寄生电容CS构成。写入信息时，字选择线为1，T1导通，写入数据由位线（数据线）存入CS中。读出信息时，字选择线为1，存入CS中的电荷通过导通的T1输出到数据线上，再经过读出放大器输出。,.,第5章存储器,24164DRAM芯片4164是64K1b的DRAM芯片，结构如图5-6所示。,.,第5章存储器,4164内部有：地址锁存器，由8位行地址锁存器和8位列地址锁存器组成；65536个存储单元采用阵列结构，分4个区，每个区有128行128列的存储阵列，配有128个读出放大器。当引脚出现有效低电平时，把地址引脚A7A0上的行地址锁存入行地址锁存器，在低电平期间，行地址锁存器中的低7位地址信息A6A0送入行地址译码器。译码后，行译码器的输出信号同时选中4个区中存储器阵列中的一行，每行共128个单元，共选中4行，每区一行被选中，所以共有512个单元被选中。在被选中的行里，各个存储单元与读出放大器接通，读出放大器的输出返回到存储单元中（称为重写）。4164每接到一次有效信号，就有512个被选中的存储电路的信息进行读出放大。,.,第5章存储器,在行地址锁存完成后，与4164内部进行读出操作的同时，地址引脚的地址更换为列地址。列地址信息稳定后，信号变为低电平，把列地址锁存入列地址锁存器。同样，低电平期间，列地址锁存器中的低7位地址A6A0送入列地址译码器。列地址译码后，列译码器的输出信号选中一个读出放大器与I/O控制电路接通，4个区同时选中，所以共有4个读出放大器与I/O控制电路接通。行地址锁存器的最高位（A7）和列地址锁存器的最高位（A7）送到I/O控制电路，选择4个放大器的一个与外界交换数据。数据是从被选中的单元读出还是写入，取决于信号电平。当为低电平时，DIN引脚上的数据通过数据输入缓冲器，写入A15A016位地址信息所指定的单元中，而当为高电平时，从16位地址信息所指定的存储单元中读出数据，通过数据输出缓冲器送上DOUT引脚。,.,第5章存储器,3DRAM的刷新DRAM芯片的基本存储电路结构十分简单，一个位信息（bit）基本上用一个电容来存放。由于电容的容量不大，会随时间而失去其部分电荷，在几毫秒后DRAM储存的资料就会随电荷的消失而消失。所以DRAM中存储的信息需要定时刷新（Refresh）。刷新是指将存储单元的内容原样再写入一次，而不是将所有单元都清0。例如，DRAM芯片4164的刷新周期是2ms，与其配套使用的外部刷新电路常用8203刷新控制器充当。8203是一个集刷新定时、刷新地址计数以及完成地址切换的多路转换器为一体的DRAM刷新控制器。刷新期间，由外部刷新电路控制，每次刷新一行（512个存储单元），因此一片4164的64Kb需要128次才能刷新完一遍。为保证2ms内所有单元都能刷新到，要求每次刷新操作的间隔不大于2ms/128，为15.6s。,.,第5章存储器,4微机中的DRAM动态RAM除了要求配置刷新控制电路外，另一个缺点是在刷新周期中不能进行读写操作。如果发出读写请求时，正好处于刷新周期，那么读写请求就要延时响应。尽管如此，目前微型计算机的存储器主要还是用动态RAM，原因在于它的高位密度、低功耗及价格低廉，静态RAM一般用于高速缓存（CacheMemory）中。,.,第5章存储器,从接口形式上分，RAM有早期使用的双列直插式封装DIP（DoubleInlinePackage）RAM，后来多采用单在线存储模块SIMM（SingleInlineMemoryModule）RAM和当前最流行的DIMM（DualInlineMemoryModule）RAM。现Pentium级主板一般都提供SIMM和DIMM两种RAM插槽，而P级主板往往只提供DIMM内存插槽。内存模块有统一引线标准30线与72线SIMM模块及168线与200线DIMM模块，分别用于不同档次计算机。30线SIMM模块要求每一个插槽都必须插有相同容量模块。72线SIMM模块数据宽度为32位，在486计算机上可每个插槽为一组，因奔腾级计算机有64位内存数据线，仍需两个插槽为一组。168线DIMM模块内存条为目前使用较多的内存条，其特点是在长度增加不多而模块数据总线宽度增加一倍。DIMM内存条可单条使用，不同容量的标准条可以混用。衡量DRAM的重要指标是RAM芯片的存取时间，通常用单位纳秒（ns）表示。,.,第5章存储器,5.2.3几种新型RAM技术,随着CPU速度的不断提高，RAM的存取速度已成为PC机系统速度的瓶颈。目前CPU的时钟频率已近1GHz，而普通的DRAM芯片存取速度仅为60ns，原有的RAM很难和现行的CPU协调工作。为此，大多数PC机配置一级或二级Cache，用存取速度达815ns的快速SRAM担任，PentiumIII内置了二级Cache。另一方面，半导体厂家也在努力提高RAM的存取速度，并推出多种RAM新技术，,.,第5章存储器,1EDORAM和突发模式RAMEDORAM（ExtendedDataOutRAM）扩展数据输出RAM。按照传统的DRAM读写方法，在一个DRAM（或SRAM，VRAM）阵列中读取一个单元时，首先充电选择一行，然后再充电选择一列，这些充电线路在稳定之前都会有一定延时，这就制约了RAM的读写速度。EDO技术是假定下一个要访问的单元地址和当前被访问的地址是连续的（一般都是如此）。于是在当前的读写周期结束前就启动下一个读写周期，从而使RAM读写速度提高约30%。EDO技术只需在普通DRAM外部增加EDO逻辑电路，成本不会有显著变化。突出模式RAM是在EDO基础上，假定CPU要访问的4个数据的地址是连续的，同时启动对4个单元的操作，从而更大地增加RAM的带宽，进一步提高RAM的读写速度。,.,第5章存储器,2同步RAM（SynchronousRAM）同步RAM技术是将CPU和RAM通过一个相同的时钟锁在一起，使得RAM和CPU能够共享一个时钟周期，它们以相同的速度同步工作。目前，同步SRAM速度最快可达58ns，而同步DRAM（SDRAM）最快达710ns左右。3高速缓冲存储器DRAM（CachedDRAM简称CDRAM）CDRAM技术是把高速的SRAM存储单元，集成在DRAM芯片内部，作为DRAM的内部Cache。在Cache和DRAM存储单元之间通过内部总线相连。主要用在没有二级Cache的低档便携机上。,.,第5章存储器,5.3只读存储器（ROM）,5.3.1固定掩膜式ROM,固定掩膜ROM的每个存储单元由单管构成，因此集成度较高。存储单元的编程是在生产过程中，由生产厂家用一掩膜确定是否将单管电极金属化接入电路，未金属化的位存“1”，否则存“0”。这类ROM的编程（信息的写入）只能由器件制造厂在生产时定型，若要修改，则只能在生产厂重新定做新的掩膜，用户无法自己操作编程。,.,第5章存储器,5.3.2可编程ROM（PROM）,PROM与固定掩膜ROM相比，它允许用户自己编写一次程序。在PROM中，常采用二极管或双极型三极管作存储单元。管子的反射极上串接有可熔性金属丝，该熔丝的完好与否，决定该信息的状态。出厂时，所有熔丝是完整的，管子将位线与字线连通，表示存有“0”信息，因此，新出厂的PROM芯片应为全“0”状态。用户编程时，在脉冲的作用下，使熔丝断开，该位由“0”变为“1”状态，实现了信息的写入。用户只要控制该往哪些位写“1”，便可实现对PROM的编程。由于熔丝烧断之后无法恢复，所以，PROM芯片只能进行一次编程。,.,第5章存储器,5.3.3擦除可编程ROM（EPROM）,2764是可用紫外光擦除，可编程的ROM（EPROM）。2764芯片有28个引脚，如图5-7所示。1）A0A12：地址线，共13条。2）D0D7：8位数据线。由此可知2764的容量为：213=8KB=8K8b3）VCC：电源，接+5V。4）GND：地线。5）VPP：工作方式电压。+5V时为读数方式；+25V时为编程方式。6）：片选引脚。7）：编程信号引脚，要对某单元写入时，应对该引脚输入一个宽度为50ms的正脉冲。8）：输出允许信号引脚，低电平有效，当其有效时，所存储的数据可读出。,.,第5章存储器,EPROM有4种工作方式：读、编程、校验和禁止编程，见表5-1。,表5-12764工作方式,.,第5章存储器,在读方式下，VPP接+5V，从地址线A12A0输入所选单元的地址，和端为低电平时，数据线上出现所寻址单元的数据。注意芯片允许信号必须在地址稳定后有效。在编程方式下，VPP接+12V，从A12A0端输入要编程单元的地址，在D7D0端输入编程数据。在端加上编程脉冲（宽度为50ms的TTL高电平脉冲），即可实现写入。注意，必须在地址和数据稳定后，才能加上编程脉冲。校验方式总是和编程方式配合使用，每次写入1个字节数据后，紧接着将写入的数据读出，检查已写入的信息是否正确。禁止编程方式下，禁止将数据线上的内容写入EPROM。,.,第5章存储器,5.3.4电可擦除编程ROM（E2PROM）,紫外光擦除EPROM，在使用时，须从电路板上拔下，在专用紫外线擦除器中擦除，另外，EPROM可被擦除后重写的次数也是有限的，一块芯片往往使用时间不太长。E2PROM则是一种不用从电路板上拔下，而在线直接用电信号进行擦除的EPROM芯片。它可在加电情况下擦除存储器的全部或某一部分内容，然后在电路上直接改写其擦除过的单元内容。E2PROM的内部电路与EPROM电路类似，但其FAMOS中的结构进行了一些调整，在浮栅上增加了一个遂道二极管，在编程时可以使电荷通过它流向浮栅，而擦除时可使电荷通过它流向漏极，它不需要紫外光激发放电，即擦除和编程只须加电就可以完成了，且写入的电流很小。对其进行的编程也是操作，因此它的必定步骤简单，其他性能与EPROM类似。,.,第5章存储器,5.3.5闪速存储器,闪速存储器（FlashMemory）是一种新型半导体存储器，由于它具有非易失性、电擦除性和低成本特点，所以对于需要实施代码或数据更新的嵌入性应用是一种理想的存储器，而它在固有性能和成本方面也有较明显优势。Intel公司的ETOX（EPROM沟通氧化物）闪速存储器是以单晶体EPROM单元为基础的。因此，它具有非易失性，在断电时也能保留存储内容，这使它优于需要持续供电来存储信息的易失性存储器，如动态RAM。闪速存储器的单元结构和具有的EPROM基本特性使其的制造特别经济，在密度增加时保持可测性，并具有可靠性，这几方面综合起来的优势是目前其他半导体存储器技术所无法比拟的。与EPROM只能通过紫外线照射实施擦除的特点不同，闪速存储器可实现大规模电擦除。闪速存储器的擦除功能可迅速地清除整个器件中的所有内容，这一点优于传统的可修改字串的E2PROM。Intel的ETOX处理制造出的器件可重复使用，可被擦除和重新编程几十万次而不会失效。,.,第5章存储器,128F256A256K（32K8）CMOS闪速存储器Intel公司的28F256ACMOS闪速存储器是一种经济、可靠的读写随机存取非易失存储器。28F256A在原有的EPROM技术上增加了电擦除和重新编程功能。存储器内容在下列情况下均可被重新写入：在测试管座上；在PROM编程器插口；在局部装配后的测试电路板上；终测时在系统内部；售后在系统内部。28F256A提高了存储灵活性，并节省了时间和费用。在Intel的ETOX处理工艺中特别进行了扩展擦除和编程徨能力的设计。通过先进的氧化物处理、最优的沟道贯穿结构以及弱电场的综合运用实现了优于传统EPROM的可重复使用能力。在VPP达到12V时，28F256A至少能够在快速脉冲编程和快速擦除算法的时限范围内完成10000次的擦除和编程循环。,.,第5章存储器,28F256A的主要电气特性为：（1）快速电擦除：整片擦除时间的典型值为1s。（2）快速脉冲编程算法：10s标准字节编程；0.5s编程。（3）编程电压：12V5VPP。（4）高性能读操作：120ns最长访问时间。（5）CMOS低功耗：10mA标准有功电流；50A标准等待电流；OW数据保持功能。（6）ETOX闪速非易失工艺：EPROM兼容工艺基础，批量生产。,.,第5章存储器,2闪速存储器的应用及主要特点闪速存储器展示出了一种全新的个人计算机存储器技术。作为一种高密度、非易失的读写半导体技术，它特点适合作固态磁盘驱动器；或以低成本和高可靠性替代电池支持的静态RAM。由于便携式系统既要求低功耗、小尺寸和耐久性，又要保持高性能和功能的完整，该技术的固有优势就十分。它突破了传统的存储器体系，改善了现有存储器的特性。,.,第5章存储器,闪速存储器的主要特点为：（1）固有的非易失性。它不同于静态RAM，不需要备用电池来确保数据存留，也不需要磁盘作为动态RAM的后备存储器。（2）经济的高密度。Intel的1M位闪速存储器的成本按每位计，要比静态RAM低一半以上（不包括静态RAM电池的额外花费和占用空间）。闪速存储器的成本仅比容量相同的动态RAM稍高，但却节省了辅助（磁盘）存储器的额外费用和空间。（3）可直接执行。由于省去了磁盘到RAM的加载步骤，查询或等待时间仅决定于闪速存储器，用户可充分享受程序和文件的高速存取以及系统的迅速启动。（4）固态性能。闪速存储器是一种低功耗、高密度且没有移动部分的半导体技术。便携式计算机不再需要消耗电池以维持磁盘驱动器进行，或由于磁盘组件而额外增加体积和重量。用户不必再担心工作条件变坏时磁盘会发生故障。,.,第5章存储器,5.4存储器芯片的扩展设计,5.4.1连接中应考虑的问题,进行存储器与CPU连接时应考虑如下几个问题：1CPU引脚的负载能力在小型系统中，有时用CPU引脚直接驱动系统总线。连接的设备不多时，CPU可以驱动小型的存储器子系统。但当CPU和大量的ROM、RAM连接使用或扩展成一个多插件系统时，就必须用接入总线驱动器等方法增加CPU总线驱动能力。数据总线需要接入双向驱动器，例如74LS245。控制总线可接单向驱动器，如74LS244。地址总线已由地址锁存/缓冲器驱动，不再需要另加器件。,.,第5章存储器,2CPU的时序和存储器的存取速度之间的配合问题选择存储器芯片时，应考虑与CPU速度的匹配问题。CPU严格按照存储器读写周期的时序进行读写操作。当存储器速度跟不上CPU要求的速度时，存储器子系统应具备控制READY信号的能力。3存储器地址分配和片选问题内存通常分为RAM和ROM两大部分，它们各自有不同的地址空间。存储器子系统总是由许多芯片组成，这就有一个如何产生片选信号的问题。,.,第5章存储器,5.4.2存储器容量扩展,存储器的总容量通常比单个芯片容量大得多，所以要用多个芯片进行组合，即在字向和位向两方向进行扩充才能满足存储器的容量要求。1位扩展位扩展是指存储器芯片的位数不能满足读写的基本要求，需进行位的扩充。位扩充时将多个存储芯片的地址、片选、读/写端相应并联，数据端单独引出，各自连接到不同的数据总线上。,.,第5章存储器,如图5-8所示，由8片容量为1K1b芯片扩充为1KB的存储器，每个芯片有10根地址线引脚。系统地址总线低十位的每一根接至8个芯片的同一个地址引脚；每个芯片有1根数据线，每根系统数据线与一个芯片的数据线单独连接；8个芯片公用一个片选与读写控制线（图5-8中未画出）。,.,第5章存储器,2字扩展存储器芯片的地址空间不能满足存储器子系统需要时，要进行字扩展。连接时将芯片的地址线、数据线、读/写控制线并联，由不同的片选信号来区分各个芯片所占据的不同地址范围。如图5-9所示，用16K8b芯片组合成64KB存储器。此时需要4个芯片，数据总线D0D7与各片的数据引脚相连，地址总线的低位地址A0A13与芯片的14位地址引脚相连，高位地址A14、A15经过译码器产生的选择信号和各芯片的片选端相连。,.,第5章存储器,3字位扩展有时，存储器需要字向和位向同时扩充。一个存储器子系统的容量为MNb，若使用LKb存储器芯片，那么，这个存储器子系统系统共需要个存储芯片。例如，需要存储容量是1K16b，采用Intel15101，其容量是2564b，则要求片数为16。具体连接方法是，先参考图5-7用4个（N/K）芯片进行位扩展，构成25616b存储容量，再以此为一组进行字向扩展，扩展4（M/L）组，构成1K16b存储容量。,.,第5章存储器,5.4.3存储器的地址选择,存储器地址的选择由存储器片选信号的连接决定。片选信号的产生有：线选方式（任取一根存储器内部寻址线以外的高位地址线为片选线）和译码方式（取全部或部分存储器内部寻址线以外的高位地址线，通过地址译码器产生片选信号）。例如，Inter2114芯片容量是1K4b，2114的内部寻址线就是A9A0，共10根。若与8088CPU相连接，则A19A10这10根地址线为高位地址线。如果取A19A10中任一根地址线作为2114的片选信号线，这种方式就叫线选方式；如果取A19A10中全部或部分地址线通过地址译码器产生2114的片选信号就叫译码方式。对于译码方式，如果取全部高位地址A19A10进行地址译码称为全译码，如果取部分地址线进行地址译码则称为部分译码。下面举例说明RAM与CPU两种方式的连接。,.,第5章存储器,1线选方式采用线选法时，一般低位地址线用于芯片内部地址单元的选择，高位地址线用作线选。线选法的优点是连接简单，片选信号的产生不需要复杂的逻辑电路，只用一条地址线与（或）的简单组合就可产生有效的。例如，某一计算机系统，共有16条地址，现只需接入1KB的RAM和1KB的ROM。可以确定，RAM和ROM都需要10根地址线来选择芯片内部不同的地址单元，可将A0A9。同时连接到RAM和ROM芯片的地址线引脚。设地址范围要求：ROM为0000H03FFH、RAM为0400H07FFH，可用A10作片选，如图5-10所示。,.,第5章存储器,若用A11作为片选信号，则ROM的地址范围不变，而RAM的地址范围会变为0800H0BFFH，这样ROM和RAM的地址就不连续了。同理，用A12A15中任一条作片选，ROM和RAM的地址都会有间隙，并且将增大。另外，当非片选信号A11A15的取值不全为0时（地址在0000H07FFH以外），仍能选中上述芯片进行读写，也就是说，有多个地址对应存储器的同一个地址单元，称为地址的多义性。地址的多义性是由于译码电路未对这些高位地址线进行管理而产生，但只要程序能保证所使用的地址不超过实际的存储器地址空间，系统是可以正常的工作的。线选法会导致地址的不连续性和多义性，同时会浪费许多地址空间，仅仅在极小系统和实验中使用。,.,第5章存储器,2译码方式需要多个片选信号时，一般采用专门用于译码的中规模集成电路，例如74LS154四十六译码器，74LS138三八译码器，74LS155、74LS139双二四译码器等。图5-11给出了74LS138译码器引脚及译码输出真值表。,G1,.,第5章存储器,74LS138译码器的G1、G2B、G2A为控制端，组合成100时才进行译码，输入端C、B、A三位为000111中的某一个组合时，一个译码输出端为0，其余输出端为1。译码方式又分为部分译码和全部译码两种。部分译码方式是将高位地址线中的几位经过译码后作为片选控制信号，它的可寻址空间比线选法范围大，但比全译码方式的地址空间要小，并且也会有多义性，因此经常用于较小的微机系统中。,.,第5章存储器,全译码方式将高位地址线全部作为译码器的输入，用译码器的输出作为片选信号。在这种寻址方式中，低位地址线用作芯片的内部地址，与芯片的地址输入端直接相连；高位地址线都连入译码电路，用来生成片选信号。这样，所有的地址线均参与片内或片外的地址译码，就不会产生地址的多义性和不连贯性。例如，某8088CPU微机的RAM子系统，由8片容量为8KB的6264芯片构成。设此RAM系统的地址区域为C0000HCFFFFH。利用74LS138作地址译码器，采用全译码方式，则地址译码器的连接如图5-12所示。,.,第5章存储器,5.4.48086CPU与主存储器的连接,1连接的原则进行读写操作时，首先由地址总线给出地址信号，然后再发出有关进行读/写操作的控制信号，最后在数据总线上进行信息交流。存储器与CPU连接时，应遵循三条总线对应连接的总原则，即存储器芯片的地址线、数据线和控制线分别与CPU的地址总线、数据总线和相应控制线连接。28086CPU与主存储器的连接与8086CPU相连的存储器，从硬件的角度看是由2个512KB的存储体组成的，分别称为低位（偶地址）存储体和高位（奇地址）存储体，用A0和信号分别选择两个存储体，用A19A1用作存储体体内的地址。A0=0时选中偶地址存储体，它的数据线连到数据总线低8b，即D7D0=0时选中奇地址存储体，它的数据线连到数据总线高8b，即D15D8。若读写一个字，A0和均为0，两个存储体全选中。,.,第5章存储器,8086CPU与存储器芯片连接的控制信号主要有读信号、写信号、存储器或I/O选择信号、准备好信号READY。图5-13是一个存储器与8086CPU连接的例子。用8K8b的6264RAM和8K8b的2764EPROM芯片组成16KBRAM和16KBROM存储器。,.,第5章存储器,3PC/XT存储器地址分配IBMPC-XT的内存共分为3个区域：RAM区、保留区和ROM区。其地址分配如图5-14所示。在存储空间的0000H9FFFFH共640KB存储区域是RAM区。A0000HBFFFFH的128KB是系统保留作为字符/图形的显示缓冲区。C0000HFFFFFH的256KB则是系统的ROM区。,.,第5章存储器,5.5高速缓冲存储器Cache,高速缓存储器通常驻留在慢速设备和快速设备之间，由高速存储器、联想存储器、替换逻辑电路和相应的控制线路组成，容量比较小但速度比主存高得多，接近于CPU的速度。它可能是RAM内存、磁盘存储区或这两者的组合。高速缓冲存储器可能有很少量的内存,由微处理器在处理操作期间用于“来回移动”信息,它也可能很大即高速缓存经常被访问的Web页的整个服务器或服务器群集。,.,第5章存储器,最简单形式的SRAM采用的是异步设计，即CPU将地址发送给高速缓存，由缓存查找这个地址，然后返回数据。每次访问的开始都需要额外消耗一个时钟周期用于查找特征位。这样，异步高速缓存在66MHz总线上所能达到的最快响应时间为3-2-2-2，而通常只能达到4-2-2-2。而同步高速缓存用来缓存传送来的地址，以便把按地址进行查找的过程分配到两个或更多个时钟周期上完成。SRAM在第一个时钟周期内将被要求的地址存放到一个寄存器中。在第二个时钟周期内，SRAM把数据传送给CPU。由于地址已被保存在一个寄存器中，所以接下来同步SRAM就可以在CPU读取前一次请求的数据同时接收下一个数据地址。这样，同步SRAM可以不必另花时间来接收和译码来自芯片集的附加地址，就“喷出”连续的数据元素。优化的响应时间在66MHz总线上可以减小为2-1-1-1。另一种类型的同步SRAM称为流水线突发式（PipelinedBurst）。流水线实际上是增加了一个用来缓存从内存地址读取的数据的输出级，以便能够快速地访问从内存中读取的连续数据，而省去查找内存阵列来获取下一数据元素过程中的延迟。流水线对于顺序访问模式，如高速缓存的行填充（Linefill）最为高效。,.,第5章存储器,高速缓存的主要目的是保存信息以便随时可用于以后的访问。它是一种用来快速查找已经执行过的操作结果的数据结构。因此，如果一个操作执行很慢的话，你可以先把普通输入的数据放入高速缓存，然后过些时间再调用高速缓存中的数据。当某个进程需要信息时,它首先检查高速缓冲存储器，确定在其中是否能够更快速地访问该信息，而不是从磁盘或另一个服务器(在有网络的情况下)检索该信息。高速缓冲存储器具有点击率，即是高速缓冲存储器信息已被访问的频繁程度的度量。高速缓冲存储器内的信息会过时，意思就是到某个时候高速缓冲存储器内的信息不再可靠或不再需要,因此高速缓冲存储器经常刷新，方法是通过不断删除或更新旧信息。下面描述各种不同类型的高速缓冲存储器。,.,第5章存储器,（1）处理器高速缓冲