第4章内存储器系统_Cache

1,微机原理与接口技术,2008年4月7日,第4章内存储器与接口,2,4.1存储器概述,3,记忆单元是一种能表示二进制“0”和“1”的状态并具有记忆功能的物理器件，如电容、双稳态电路等。一个记忆单元能够存储二进制的一位。由若干记忆单元组成一个存储单元、一个存储单元能存储一个字，字有4位、8位、16位等称之为字长，字长为8时，称一个字节,4,5,6,4.1.1存储器分类,1.内存储器(内存或主存),功能：存储当前运行所需的程序和数据。,特点：CPU可以直接访问并与其交换信息，容量小，存取速度快。,7,2.外存储器(外存),功能：存储当前不参加运行的程序和数据。,特点：CPU不能直接访问，配备专门设备才能进行交换信息，容量大，存取速度慢。,8,目前，存储器使用的存储介质有半导体器件，磁性材料，光盘等。一般把半导体存储器芯片作为内存。由于半导体存储器具有存取速度快、集成度高、体积小、功耗低、应用方便等优点，在此我们只讨论半导体存储器。,9,图4.2半导体存储器分类,10,4.1.2半导体存储器的组成,图4.3存储器的基本组成,11,1.存储体,基本存储电路是组成存储器的基础和核心，它用于存放一位二进制信息“0”或“1”。若干记忆单元（或称基本存储电路）组成一个存储单元，一个存储单元一般存储一个字节，即存放8位二进制信息，存储体是存储单元的集合体。,2.译码驱动电路,该电路实际上包含译码器和驱动器两部分。译码器的功能是实现多选1，即对于某一个输入的地址码，N个输出线上有唯一一个高电平（或低电平）与之对应。,12,(1)单译码方式,13,图4.4单译码寻址示意图,14,(2)双译码方式,15,图4.5双译码结构示意图,W31,31,16,17,3.地址寄存器,用于存放CPU访问存储单元的地址，经译码驱动后指向相应的存储单元。,4.读/写电路,包括读出放大器、写入电路和读/写控制电路，用以完成对被选中单元中各位的读出或写入操作。,18,5.数据寄存器,用于暂时存放从存储单元读出的数据，或从CPU或I/O端口送出的要写入存储器的数据。,6.控制逻辑,接收来自CPU的启动、片选、读/写及清除命令，经控制电路综合和处理后，产生一组时序信号来控制存储器的读/写操作。,19,4.1.3半导体存储器芯片的主要技术指标,1.存储容量（存放二进制信息的总位数）,20,2.存取时间,3.存取周期,21,22,4.2随机存取存储器RAM,4.2.1静态随机存储器SRAM,23,图4.6六管静态RAM基本存储电路,图中V1V2是工作管，V3V4是负载管，V5V6是控制管，V7V8也是控制管，它们为同一列线上的存储单元共用。,24,25,不同的静态RAM的内部结构基本相同，只是在不同容量时其存储体的矩阵排列结构不同。典型的静态RAM芯片如Intel6116（2K8位），6264（8K8位），62128（16K8位）和62256（32K8位）等。图4.8为SRAM6264芯片的引脚图，其容量为8K8位，即共有8K（213）个单元，每单元8位。因此，共需地址线13条，即A12-A0；数据线8条即I/O8-I/O1、WE、OE、CE1、CE2的共同作用决定了SRAM6264的操作方式，如表4.1所示。,26,表4.16264的操作方式,I/O1I/O8,图4.8SRAM6264引脚图,27,4.2.2动态随机存储器DRAM,28,刷新放大器,数据I/O线,T1,CS,行选择信号,T2,列选择信号,图4.9为单管动态RAM的基本存储电路，由MOS晶体管和一个电容CS组成。,写入：行选择有效，T1导通，写入信息送上数据线，列选择有效，T2导通，信息写入存储电容C读出：与写入类似，行列选通，T1T2导通，C上的信息送上数据线,29,30,一种典型的DRAM如Intel2164。2164是64K1位的DRAM芯片，片内含有64K个存储单元，所以，需要16位地址线寻址。为了减少地址线引脚数目，采用行和列两部分地址线各8条，内部设有行、列地址锁存器。利用外接多路开关，先由行选通信号RAS选通8位行地址并锁存。随后由列选通信号CAS选通8位列地址并锁存，16位地址可选中64K存储单元中的任何一个单元。,31,图4.10(a)Intel2164DRAM芯片引脚图,32,33,图4.10(b)Intel2164DRAM内部结构框图,Dout,WE,Din,CAS,RAS,A7,A1,A0,8位地址锁存器,128128矩阵,128个读出放大器,1/2列译码,128个读出放大器,128128矩阵,128128矩阵,128个读出放大器,1/2列译码,128个读出放大器,128128矩阵,4选1I/O门控,输出缓冲器,行时钟缓冲器,列时钟缓冲器,写允许时钟缓冲器,数据输入缓冲器,34,4.2.3RAM的组成,35,4.3只读存储器(ROM),36,图4.11ROM组成框图,37,4.3.1掩膜ROM,38,1.字译码结构,图4.12为二极管构成的44位的存储矩阵，地址译码采用单译码方式，它通过对所选定的某字线置成低电平来选择读取的字。位于矩阵交叉点并与位线和被选字线相连的二极管导通，使该位线上输出电位为低电平，结果输出为“0”，否则为“1”。,39,二极管ROM阵列,40,用MOS三极管取代二极管便构成了MOSROM阵列,图4.13MOS管ROM阵列,41,从二极管ROM和MOSROM的介绍可知，这种存储矩阵的内容完全取决于芯片制造过程，而一旦制造好以后，用户是无法变更的。,42,2.复合译码结构,如图4.14是一个10241位的MOSROM电路。10条地址信号线分成两组，分别经过X和Y译码，各产生32条选择线。X译码输出选中某一行，但这一行中，哪一个能输出与I/O电路相连，还取决于Y译码输出，故每次只选中一个单元。,43,图4.14复合译码的MOSROM电路,44,3.双极型ROM电路,双极型ROM的速度比MOSROM快，它的取数时间约为几十ns，可用于速度要求较高的微机系统中。图4.15是一种双极型ROM的结构图，容量为2564位。,45,图4.15一种双极型ROM的结构图,46,存储单元的工作原理仍为当某一行被选中时，连到存储管子的基极信号为“1”，各列若有管子与此选择线相连，则管子导通，输出为“0”，在输出电路中经过反相，实际输出为“1”；若没有管子与此选择线相连，则存储矩阵输出为“1”，经过输出电路反相，输出为“0”。,47,4.3.2可编程ROM(PROM),可编程ROM（PROM）是一种允许用户编程一次的ROM，其存储单元通常用二极管或三极管实现。图4.16所示存储单元的双极型三极管的发射极串接了一个可熔金属丝，出厂时，所有存储单元的熔丝都是完好的。编程时，通过字线选中某个晶体管。若准备写入1，则向位线送高电平，此时管子截止，熔丝将被保留；若准备写入0，则向位线送低电平，此时管子导通，控制电流使熔丝烧断，不可能再恢复，故只能进行一次编程。,48,图4.16熔丝式PROM的基本存储结构,49,50,4.3.3可擦除、可编程ROM（EPROM）,在实际工作中，一个新设计的程序往往需要经历调试、修改过程，如果将这个程序写在ROM和PROM中，就很不方便了。EPROM是一种可以多次进行擦除和重写的ROM。,51,52,常用的典型EPROM芯片有：2716（2K8）、2732（4K8）、2764（8K8）、27128（16K8）、27256（32K8）、27512（64K8）等。,53,Intel-2764芯片是一块8K8bit的EPROM芯片，如图所示：,2764结构框图,54,2764封装图,55,2764操作方式,56,57,4.3.4电可擦除可编程ROM（EEPROM）,E2PROM是一种在线（即不用拔下来）可编程只读存储器，它能像RAM那样随机地进行改写，又能像ROM那样在掉电的情况下所保存的信息不丢失，即E2PROM兼有RAM和ROM的双重功能特点，如图4.18所示。E2PROM的另一个优点是擦除可以按字节分别进行（不像EPROM擦除时把整个片子的内容全变为“1”）。,58,4.3.5Flash存储器,闪速存储器（FlashMemory）是一种新型的半导体存储器，由于它具有可靠的非易失性、电擦除性以及低成本，对于需要实施代码或数据更新的嵌入式应用是一种理想的存储器，而且它在固有性能和成本方面有较明显的优势。,59,闪速存储器可实现大规模电擦除。,闪速存储器的擦除功能可迅速清除整个器件中所有内容。,闪速存储器可以被擦除和重新编程几十万次而不会失效。,60,固有的非易失性它不同于静态RAM，不需要备用电池来确保数据存留，也不需要磁盘作为动态RAM的后备存储器。,(2)经济的高密度Intel的1M位闪速存储器的成本按每位计要比静态RAM低一半以上。闪速存储器的成本仅比容量相同的动态RAM稍高，但却节省了辅助存储器（磁盘）的额外费用和空间。,61,(3)可直接执行由于省去了从磁盘到RAM的加载步骤，查询或等待时间仅决定于闪速存储器，用户可充分享受程序和文件的高速存取以及系统的迅速启动。,(4)固态性能闪速存储器是一种低功耗、高密度且没有移动部分的半导体技术。便携式计算机不再需要消耗电池以维持磁盘驱动器运行，或由于磁盘组件而额外增加体积和重量。用户不必再担心工作条件变坏时磁盘会发生故障。,62,63,随机存储器,静态随机存储器SRAM特点：不需要刷新,内部管子较多，功耗大，集成度低典型的静态RAM芯片如Intel6116（2K8位），6264（8K8位），62128（16K8位）和62256（32K8位）等。动态随机存储器DRAM特点：需要刷新，外围电路复杂,集成度高，功耗低典型的DRAM如Intel2164。2164是64K1位的DRAM芯片,64,只读存储器(ROM),掩模ROM(1)器件制造厂在制造时编制程序,用户不能修改(2)用于产品批量生产。可编程ROM(PROM)(1)出厂时里面没有信息。(2)用户只能编程一次,不能擦除。可擦除、可编程ROM（EPROM）(1)可以多次修改擦除。(2)通过紫外线光源擦除EEPROM电可擦除。典型EPROM芯片有：2716（2K8）、2732（4K8）、2764（8K8）、27128（16K8）、27256（32K8）、27512（64K8）等。FlashMemory是一种新型的半导体存储器，它具有可靠的非易失性、电擦除性以及低成本,65,66,常用的地址译码方式,有两种，即单译码和双译码方式。单译码方式是一个“N中取1”的译码器双译码方式采用的是两级译码电路单译码方式主要用于容量小的存储器，双译码方式可减少译码输出选择线的数目，适用于大容量的存储器。存储容量=存储单元个数每个存储单元的位数,67,4.4存储器与CPU的接口技术,图4.19CPU与存储器连接示意图,4.4.1存储器与CPU的连接,68,4.4.1.1存储器与CPU连接时应注意问题,1.CPU总线的负载能力。,69,2.CPU的时序和存储器芯片存取速度的配合,70,3.存储器的地址分配和选片问题。,71,4.控制信号的连接,72,4.4.1.2片选信号的产生,73,74,1.线选法：,75,另一种常用的线选法是用高位地址的每一根线去分别控制各组芯片的片选端，如下图所示：,76,图4.20为线选法的例子，令A13和A14分别接芯片甲和乙的片选端。可能的选择只有10（选中芯片甲）和01（选中芯片乙）。,图4.20线选法,A19A15因未参与对2个2764的片选控制，故其值可以是0或1（用x表示任取），这里，假定取为全0，则得到了两片2764的地址范围如图中所示。特点：连线简单，地址空间不连续，浪费了地址空间，编程复杂，适用于单芯片系统，避免使用译码器。,77,全译码法中，对剩余的全部高位地址线进行译码称为全译码法。,2.全译码法：,78,74LS138译码器的结构,3个输入端+3个控制端+8个输出端74LS138译码器的输出是低电平有效，同一时刻仅有一个输出端有效，其他都为1。,79,74LS138,80,图4.21为全译码的2个例子。前一例采用门电路译码，后例采用38译码器译码。38译码器有3个控制端：G1，G2A，G2B，只有当G1=1，G2A=0，G2B=0，同时满足时，译码输出才有效。究竟输出(Y0Y7)中是哪个有效，则由选择输入C、B及A三端状态决定。CBA=000时，Y0有效，CBA=001时，Y1有效，依此类推。单片2764（8K8位，EPROM）在高位地址A19A13=0001111时被选中。,81,在译码法中，只对剩余的高位地址线的某几根进行译码，称为部分译码法。,关于部分译码法例题见后面内容。,3.部分译码法(局部译码法)：,82,图4.22所示的电路，采用部分译码对4个2732芯片（4K8位，EPROM）进行寻址。译码时，未使用高位地址线A19、A18和A15。所以，每个芯片将同时具有23=8个可用且不同的地址范围（即重叠区）。,芯片A19A15A14A12A11A0一个可用地址范围100000全0全10000000FFFH200001全0全10100001FFFH300010全0全10200002FFFH400011全0全10300003FFFH,图4.22部分译码,83,4.4.2简单的8086存储器子系统的设计,84,图4.23字的规则存放和非规则存放,85,(1)偶数存储体与8086的D0D7相连。,(2)奇数存储体与8086中D8D15相连。,(3)A1A19用来同时访问两个存储体的字节单元。,86,图4.24存储体与总线的连接,DB,D15D8,D7D0,奇存储体,A0,AB,A19A1,偶存储体,CS,A19A1,D7D0,CS,A19A1,D7D0,87,表4.2BHE和A0组合的对应操作,88,2.连接举例：,存储器的单元扩展有些芯片的存储字长已满足要求，但存储单元较少，需要扩展。如EPROM芯片2716规格为2K8，需组成8K8的存储器，需4片2716，它们彼此的地址互相串联衔接，相对应的数据位线并联。地址总线（AB）、数据总线（DB）和控制总线（CB）分别接到CPU的地址总线、数据总线和控制总线，地址译码可以使用74LS138、74LS139和74LS154等译码器芯片构成。由此，比较容易画出相应的线路连接图,89,图4192716单元扩展的存储空间,90,在线路连接过程中最为困难的是各片选信号的选择，下面举例予以说明。例：设机器中AB总线为16位，寻址64K个单元，要求从0000H地址起安排4片2716共8KB的EPROM。解：2716规格为2K8，则芯片内部寻址地址为11位，取A10A0信号：各芯片的片选信号应由AB总线的5位高地址（A15A11）确定。线路中使用了一个译码器，其输出译码驱动线低电平有效。各芯片连接的地址译码信号可具体按排如下：,91,片选译码芯片序号A15A14A13A12A11地址范围0000000000H07FFH1000010800H0FFFH2000101000H17FFH3000111800H1FFFH,图4-20中的片选地址译码器有5个输入信号（A15A11），共32根片选译码输出，每根线可寻址2KB空间。机器的64KB存储器空间可分成32个2KB大小的空间，每根译码线指向其中一块并具有确切的首、尾地址。一旦芯片的CS片选端连接到某个具体的译码线，则该芯片的实际地址就被“框”定了。片选线用以实现芯片在存储空间中的定位，其作用类似于PC机中的段寄存器。,92,图4202716单元扩展的电路连接图,93,（2）存储器与系统接口,总线连接数据总线地址总线控制总线片选、读写控制总线驱动容量配置位扩展（数据总线）字扩展（地址总线）地址译码,94,片内地址vs.片外地址,95,存储器的地址空间,这是2KB存储器空间,96,(3)存储器的综合扩展在很多情况下，大容量的、完备的存储器，需要由几种不同类型的存储芯片组成，既要字长扩展，又要单元扩展，既有明确的地址安排要求，又不允许地址全部连续。这就要求具有综合应用上述扩展技术的能力。例：某一微机系统的CPU字长为8位，地址信号线为16根。上电复位后，程序计数器PC指向0000H地址的内存单元。要求使用2716EPROM芯片（规格为2K8）组成4KB的ROM存放系统监控程序，并预留4KB的用户ROM空间；使用2114SRAM芯片（规格为1K4）组成8KB系统及用户RAM解：CPU字长为8位，地址信号线为16根，则内存空间为64K8，即64KB；,97,复位后（PC）=0000H，则此地址处应存放监控程序ROM。4KB的ROM应由两片2716单元扩展组成，若连续存放，则其地址范围为0000H0FFFH。设预留用户4KB的ROM空间的地址与上述ROM地址相连，则其地址范围为1000H1FFFH。8KB的RAM的组成可由下式计算（8K8）/（1K4）=（8K/1K）（8/4）=82=16片则共需16片，其中每两片字长扩展至8位为1组，8组（每组1K8）单元扩展至8KB。由于系统对RAM地址无明确要求，可按地址连续安排的简化原则，确定其范围为2000H3FFFH。由此，可画出芯片的存储空间分配示意，如图4-21所示。,98,图421某微机系统内存空间分配示意图,99,100,101,内存地址空间,27160000H-0FFFHA1918171615141312111098765432100000000000000000000000000000111111111111,A131211用于确定译码器的输出引脚因为只有2篇2716，所以只需使用A11,102,211402000H-03FFFHA1918171615141312111098765432100000001000000000000000000011111111111111,103,A1312111010001001101010111100110111101111A131211用于确定译码器的输出引脚A1211用于选择4组2KX8芯片中的哪一组A10用于选择每组中的4片2114中的哪一组1KX8,104,例：若有微机系统（如单片机等）,其原始数据基本要求与上例中的微机系统相同，但附加了一个条件它的程序存储空间与数据存储空间各自独立（称哈佛结构）。请重新设计。,105,解：该微机系统有两个存储空间：一个是程序存储的读空间，一个是数据存储的读写空间。ROM芯片存放在程序存储器空间，RAM芯片存放在数据存储器空间，无地址冲突。、步骤同上例的安排。基本同上例的安排。由于RAM有自己单独的地址空间，因而可以自由安排首址。若选择0000H为首址，则其范围为0000H1FFFH。由此可画出该系统存储空间分配图早期PC机使用每8片64KB1的6164DRAM芯片组成64KB的一个存储体，然后4个存储体（共32片）组成256KB作为主板基本内存，采用的就是综合扩展技术。,106,图4-22独立的程序、数据存储空间,107,例:使用2732、6116和74LS138译码器构成一个存储容量为12KBROM(0000H-2FFFH),8KBRAM(03000H-04FFFH)的存储系统。系统地址总线为20位，数据总线为8位。解：由前知，2732的存储容量是4KB，所以ROM需12K/4K=3片；6116的存储容量为2KB,RAM需要8K/2K=4片；ROM的地址范围是：,108,A19A18A17A16A15A14A13A12A11A10A9A8A7A6-A000000000000000-0000000010111111-11RAM的地址范围是：A19A18A17A16A15A14A13A12A11A10A9A8A7A6-A000000011000000-0000000100111111-11,109,110,4.5微型机内存储器组织在微型机系统中,主存一般只指内存RAM，由于不同CPU的地址线和数据的条数不同,寻址能力和数据宽度就不一样,因此对应存储器的系统结构也不同。1.16位存储系统由下图可知8086存储器采用两个512KB的存储体组成1MB的存储器系统,其中一个全为低字节的偶地址,另一个为高地址的奇地址。由于8086外部数据线都为16位，因此它们的存储器组织相同。,111,112,113,114,片选信号产生的方法,线选法、全译码法、部分译码法线选法用高位地址的每一根线去分别控制各组芯片的片选端特点：连线简单，地址空间不连续，浪费了地址空间，编程复杂，适用于单芯片系统，避免使用译码器。全译码法对剩余的全部高位地址线进行译码称为全译码法。特点：译码电路复杂。每组的地址区间是确定的、唯一的。部分译码法只对剩余的高位地址线的某几根进行译码，称为部分译码法特点：译码电路较复杂,每组的地址区间不唯一，有地址重叠,115,116,117,118,4.6高速缓冲存储器技术,Cache工作原理Cache组织方式写cache的策略与一致性,119,1、存储器系统的层次80X86CPU采用了高速缓冲存储器（CacheMemory）技术，习惯上简称高速缓存，或称Cache。在80386系统中，Cache处于CPU外部的主机板上，在80486与Pentium系统中，除了主机板上有第2级Cache(L2)外，CPU内部还有第1级Cache(L1)。存储器系统的层次关系如图5-26所示,4.6.1Cache工作原理,120,存储器系统的层次关系,121,从微机系统来看，增加Cache的目的，就是要在性能上使主存的平均访问时间尽可能接近Cache的访问时间，即保证在大多数情况下，CPU访问Cache，而不是访问主存。,2、Cache命中率,122,在某一程序执行期间，设Nc表示CPU访问Cache的总次数，Nm表示CPU访问主存的总次数，h为命中率，则（4-1）,123,假如tc表示访问Cache一次所花的时间，tm则为访问主存一次所经历的时间，1-h表示未命中率，则平均访问时间ta定义为：ta=htc+(1-h)tm（4-2）那么命中率h又可定义为：,（4-3）,124,Cache主存的平均访问时间ta越接近tc越好，当ta接近于tc，则表示访问效率高，用e表示访问效率，则：,其中，r=tm/tc，表示访问主存慢于访问Cache的倍率。r的取值一般是5-10。,（44）,125,例【4-1】设CPU执行一般程序时，访问Cache次数Nc=1500，访问主存次数Nm=90，又假设访问Cache存取周期为50ns，访问主存存取周期为300ns，试求h、r、ta以及e的值,ta=htc+(1-h)tm=0.94350ns+(1-0.943)300ns=64.25ns,解：,126,4.6.2Cache组织方式,Cache的组织方式分为全相联映射方式直接映射方式组相联映射方式,127,1全相联映射方式,任一主存块能映射到Cache中任意行(主存块的容量等于Cache行的容量）见图,128,映射过程,存入Cache：块表标记中存放主存的块号检索：访问主存地址的块号与所有Cache行标记比较（图2阴影区）符合，即数据在Cache中，形成访问Cache的地址（地址映射）访问Cache；不符合：访问主存，并将该块调入Cache。优点：灵活，不易产生冲突；缺点：比较电路难于实现，且效率低，速度慢,129,130,例：设访问存储器地址的块号序列为22、26、22、26、16、4、16、18，采用全相联映射方式时，Cache行分配情况,131,某一主存块只能能映射到Cache的特定行,2直接映射方式,i=jmodm其中：i：Cache的行号；j：主存的块号；m：Cache的总行数,132,直接映射方式,133,映射过程,存入Cache：快表标记中存放主存地址的区号（将块地址分为二部分：块（行）地址标记（区号）检索：根据访问主存地址的中间字段（行号），找到Cache快表中的这一行，读取该行中的标记字段与主存地址高位字段（区号）比较（图5阴影区）符合：即数据在Cache中，形成访问Cache的地址（地址映射），访问Cache；不符合：访问主存，并将该块调入Cache优点：硬件简单，成本低；缺点：容易产生冲突，易颠簸，不能有效利用Cache空间,134,135,136,组相联映射方式:是全相联映射方式和直接相联映射方式的结合，结合两者的优点方法：把Cache分为若干组，每组含有若干行。组间直接映射，组内全相联映射。,137,映射过程,存入Cache：快表标记中存放主存地址的区号及块号（将块地址分为三部分：块（行）地址组号标记（区号）检索：根据访问主存地址的第二字段（组号），找到Cache中的相应组，读取该组中的每一行标记字段与主存地址高位字段（区号）及块号比较符合：即数据在Cache中，形成访问Cache的地址（地址映射），访问Cache；不符合：访问主存，并将该块调入Cache。优点：结合上面两种的优点。因为组内行数较少，比较器容易实现；组内又有灵活性，冲突大大减少。,138,139,例1：设Cache有8个行，分成2个组，设访问存储器地址的块号序列为22、26、22、26、16、4、16、18，采用组相联映射方式时，Cache行分配情况,140,141,当Cache写满时，有新的内容写入，就要替换老的内容，正确选择替换策略与命中率直接有关。较为简单的替换算法有FIFO，但其效果不是很好，不符合程序的访问的局部性原则，经常出现所谓的颠簸现象。,142,1最不经常使用（LFU）算法,2近期最少使用（LRU）算法,3随机替换,4.6.3三种替换策略,143,1不经常使用（LFU）算法,方法：每行设置一个计数器：每访问一次加“1”；替换后清“0”。需替换时，比较各计数器值，将最小值的行换出。特点：这种算法将计数周期限定在对这些特定行两次替换之间的时间间隔内，因而不能严格反映近期访问情况。,144,2.近期最少使用（LRU）算法：,方法：每行设置一个计数器，每命中一次清“0”，其它计数器加“1”。需替换时，比较各计数器值，将最大值的行换出特点：合理，符合程序访问的局部性理论。是目前使用较多的一种策略，能够有效的提高命中率,145,例：在全相联方式下，访问存储器地址序列为2、11、2、9、7、6、4、3时，采用LRU方式时，Cache内容变化情况,146,3.随机替换：,硬件上容易实现并且速度快，虽然表面看起来是盲目替换，但实